第2章80X86微处理器要点分析.ppt

. . 物理地址 物理地址 存储器分段 逻辑地址 段基地址和段内偏移组成了逻辑地址 段地址 偏移地址(偏移量) 格式为：段地址:偏移地址 物理地址=段基地址×16+偏移地址 [例]： 已知CS=1055H，DS=250AH，ES=2EF0H，SS=8FF0H， DS段有一操作数，其偏移地址=0204H， 1)画出各段在内存中的分布 2)指出各段首地址 3)该操作数的物理地址=？ 堆栈及堆栈段的使用 内存中一个按FILO方式操作的特殊区域 每次压栈和退栈均以WORD为单位 SS存放堆栈段地址，SP存放段内偏移，SS:SP构成了堆栈指针 堆栈用于存放返回地址、过程参数或需要保护的数据 常用于响应中断或子程序调用 堆栈操作 最小模式总线形成(Intel产品手册推荐电路) 最大模式下的连接示意图 等待状态Tw的插入 （4）存储器管理技术 段描述符 段描述符（1） 描述符表 段方式地址映射 虚存空间64T 46位：14位选择符＋32位offset 双路CACHE结构： 指令流水线技术： 2、标志寄存器 3、系统地址寄存器和系统段寄存器 4、控制寄存器 Pentium 4的超标量结构运算器 采用超标量（superscalar）结构，一共包含9个ALU，均可同时工作： 2个高速整数ALU(每个时钟周期进行2次操作)， 用于完成简单的整数运算(如加、减法) 1个慢速整数ALU(需要多个时钟周期才能完成1次操作)，用于完成整数乘、除法运算 2个地址生成部件（AGU），用于计算操作数的有效地址，所生成的地址分别用于从内存取操作数或向内存保存操作结果 1个ALU用于完成浮点操作数地址的计算 1个ALU用于完成浮点加法、乘法和除法运算 1个ALU用于执行流式的SIMD处理（SSE/SSE2/SSE3指令） 1个ALU用于完成多媒体信号处理（MMX指令） 6. Core微处理器 英特尔表示，Intel Core微处理器架构为具备最佳化电源使用效益的处理器提供开发基础，此最佳化效益首见于Intel Core Duo处理器。 英特尔最新的微处理器架构到底有什么特点！ (1)采用先进的65nm制程 Core核心第一个改进之处是采用65nm制造工艺。 (2) 14级指令执行管线 Core核心第一个变化就是处理器流水线缩短了---仅采用14级指令执行管线设计。此前，Northwood和Willamette核心的流水线为20级，相对于当时的PIII或者Athlon XP的10级左右的流水线来说，增长了几乎一倍。 (3)四组指令编码器 Core微处理器架构另一特色莫过于内建四组指令编码器，可在一个频率周期(clock cycle)内，同时编码四个x86指令。 (4)融入Pentium M的特色 Micro-Op Fusion(微操作融合)是早从第一代Pentium M“Banias”就出现的产物。所谓的微操作就是完成了解码的指令，而微操作融合实际上就是将一定数量的微操作捆绑在一起，然后再送到流水线执行单元。这样做的目的就是为了提高流水线的效率。 (5) 128位SIMD执行单元架构 Core微处理器架构另一个重要的改进就是提供完整128位宽的SSE执行单元，一个频率周期内可执行一个128位SSE指令，而非Yonah仅实作64位宽SSE执行单元，所以需要两个频率周期，NetBurst微处理器架构虽然提供128位宽执行单元，但仅有一组，性能孰高孰低一目了然。 i1 i3 i5 i7 i1 i3 i5 i7 i1 i3 i5 i7 i1 i3 i5 i7 i1 i3 i5 i7 i2 i4 i6 i8 i2 i4 i6 i8 i2 i4 i6 i8 i2 i4 i6 i8 i2 i4 i6 i8 CLK 0 CLK 1 CLK 2 CLK 3 CLK 4 CLK 5 CLK 6 CLK 7 PF D 1 D 2 EX WB 2.2.4.2 Pentium微处理器的寄存器结构 1.内部通用寄存器及段寄存器 内部寄存器均为32位 31 16 15 8 7 0 EAX EBX ECX EDX ESI EDI EBP ESP AX BL CX DX SI DI BP SP AH AL BH CH CL DH DL BX Pentium微处理器增加了4个新的标志位ID、VIP、VIF和AC，用于控制和指示一些Pentium新特性的条件。 CS SS DS ES FS GS 段选择寄存器 段描述符寄存器（自动装入用户不可见Cache） 选择器（16位） 选择器（16位） 选择器（