实验二利用msi设计组合逻辑电路教程分析.docVIP

一、实验目的： 1． 熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。 2． 掌握用MSI设计的组合逻辑电路的方法。 3. 利用ISIS软件设计一个一元算术逻辑单元。 4. 了解Verilog HDl硬件描述语言。 二、实验仪器及器件： 1． 数字电路实验箱、数字万用表、示波器。 2． 器件：74LS00X1,74LS197X1,74LS138X1,74LS151X1 3. 电脑，ISIS 7.1软件。 三、实验预习： 1． 复习常用组合逻辑电路工作原理和设计方法，及与之相应的MSI功能表及其使用方法。 2． 复习采用中规模集成电路实现组合逻辑电路的方法，如使用译码器和数据选择器实现组合逻辑电路。 3. 复兴计算机辅助电路反真软件ISIS 7.1。 四．实验原理： 中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它们的一些特点，我们也可以用它们来实现任意逻辑函数。 1．用译码器现实组合逻辑电路 译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。如图（一）为3线—8线译码器。当附加控制门GS的输出为高电平(S=1)时，可由逻辑图写出。 从上式可看出。Y0—Y7同时又是A2、A1、A0这三个变量的全部最小项的译码输出。所以这种译码器也叫最小项译码器。如果将A2、A1、A0当作逻辑