第2章-组合逻辑电路_5_加法器等研究.pptVIP

2.1 组合逻辑分析 2.2 组合逻辑设计 2.3 组合逻辑电路的等价变换 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 加法器 2.8 数据比较器 2.9 奇偶校验器;2.7 加法器;半加器逻辑符号：;;;; 集成全加器：在一位全加器的基础上,通过多级级连可以构成多位全加器。;☆ 低位无进位输入，完成半加功能。;图 2.31串行加法器; 超前进位：是各级进位同时发生，高位加法不必等低位的运算结果。所以工作速度得以提高。即：只用了一级门的传输延迟时间。; 进位输出信号仅需要一级反向器和一级与或非门的传输延迟时间。;图 2.32 超前进位加法器; 全加器除了作二进制加法外，还可以做乘法运算、8421BCD码的加法运算、及实现码制变换等。;为什么片1的 C i 、片2的 B 要接地 ?;☆ 采用四位全加器将5421BCD码转换为2421码。;③ 用四位全加器构成一位8421BCD码加法电路; 8421BCD码是逢十进一，四位二进制是逢十六进一，两者进位关系不同，其中恰好相差6,因此需加6修正。;;;2.1 组合逻辑分析 2.2 组合逻辑设计 2.3 组合逻辑电路的等价变换 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 加法器 2.8 数据比较器 2.9 奇偶校验器; 能够完成比较两个