明德扬讲解for循环的使用.docVIP

在Verilog代码设计中for循环的使用，不同于C语言中for的作用，更不能用C语言的思维去理解。请看下面的例子： 这里的for并不是说先执行i 0的情况，不能从语法上去理解，而要从电路上去理解，想象一下这里的for代码会综合为怎样的电路。 实际上，for在这里只不过是复制代码的作用，上面的代码就等同于下面的代码： 再将上面的代码改为符合明德扬规范，如下： 所以，这样可能就很容易理解了，每一个时钟上升沿，for循环中i的所有情况都会执行完。并不是说，来一个时钟i就加一次。 下面有两个练习，可以巩固对for循环的理解： 练习1：将代码改为for循环 结果如下： 步骤总结如下 1、找规律 2、一般：data[i] data[i-1] 3、例外：i 0时 练习2：同样改代码为for循环 结果如下： 总结：同样是找i的规律，这里还有一个要注意的地方就是底边界并没有包含变量i，如果高边界跟底边界同时包含i，编译会有错的。这里底边界比高边界少4，所以直接用这种形式表示。 综上所述，verilog里面for循环只是起复制代码的作用。同学们需要将其想象成电路后，再去理解。千万不要有“先执行i 0，再执行i 1”的笑话了。 更详细的内容，请看点拨FPGA在线培训课程，第21_04节的视频，后面还有相应的练习，敬请关注。 详情请咨询：明德扬点拨FPGA学习视频