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VHDL结课实验 题目： 数字钟 姓 名 学 号 年级专业 指导教师 2012年 6月 25日 一．实验题目：基于VHDL的数字时钟设计 二．实验目的：进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言基本设计实体的编写方法和VHDL语言行为描述的编写方法。 三．实验环境：PC个人计算机、Windows XP操作系统、Quartus II集成开发环境软件。 四、设计要求： (1) 计时功能：是时钟设计的基本功能，可进行时、分、秒计时，并通过6个led灯显示出来。 (2) 调时调分调闹钟功能：当需要校时校分或者要设置闹钟的时间时，可通过实验板子上的按键控制。 (3) 闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出声音，通过按键停止闹钟。 五、设计思想： 数字闹钟电路的基本结构由两个60进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。 秒计数器的计数时钟clk为1Hz的标准信号。当数字闹钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出