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A design of digital clock generator时钟发生器设计一、整体设计思想频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL），发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。DDS＋PLL 的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优点结合起来。ＤＤＳ的优点是频率分辨力高，频率转换速度快，易实现捷变频，控制方便灵活；缺点是 ＤＤＳ杂散严重，频谱纯度差。ＰＬＬ的优点是具有良好的频率跟踪特性，锁定状态无剩余频差；缺点是频率分辨力低，不易于实现变频。DDS＋PLL 有3 种基本方：即DDS激励PLL、PLL内插DDS、PLL与DDS直接混频，如图1所示。图中，fout 是系统的最终输出，fDDS 是直接数字合成芯片的输出频率，fPLL 是锁相环输出频率，fref、fref1、fref2 是参考频率。第1种方法以DDS直接激励PLL。与单纯的PLL相比，由于作为参考的DDS 具有很高的频率分辨率，可以在不改变PLL 分频比的情况下提高PLL 的频率分辨率，但是如果DDS 输出信号中，落在PLL 的环路带宽内的杂散和相噪无法抑制，经过PLL 倍频作用后，这些噪声会恶化20lgN dB（N＝fout/fDDS）。第2种方法是将DDS的输出与PLL 的反馈支路混频，混频后的信号再送入鉴相器。这种方法利用了DDS 高分辨率的特点，因此PLL 可以采用较高的参考频率，不但提高了PLL的转换时间，同时也克服了因倍频而引起的杂散和相噪恶化，但是由于混频后会产生镜像干扰，因此锁相环路内需要引入带通滤波器BPF2 来滤除，设计环路滤波器的时候必须考虑其影响，增加了环路的设计难度。?第3种方法直接将DDS与PLL混频，这有效的克服了前两种方法的缺点，既不会恶化DDS 输出的杂散和相噪，也不会增加PLL 设计的难度。由于PLL 的作用只是将DDS 输出上变频，提高了最终输出的频率，但是DDS的输出频率fDDS一般远远小于PLL 的输出频率fPLL，混频后输出频率为fPLL±fDDS，如果要求频率合成器的输出范围大于2fDDS，则很难用BPF2分离混频之后的和频fPLL＋fDDS 与差频fPLL－fDDS。二、低频段DDS电路设计?2.1 DDS的基本原理DDS 的基本原理框图 如图2所示，它包含相位累加器、波形存储器、数模转换器、低通滤波器和参考时钟五部分。在参考时钟的控制下，相位累加器对频率控制字K进行线性累加，得到的相位码φ(n) 对波形存储器寻址，使之输出相应的幅度码，经过数模转换器得到相应的阶梯波，最后经低通滤波器得到连续变化的所需频率的波形。其输出频率与控制字和参考时钟的关系为:式中，fout为DDS 输出信号的频率，K为频率控制字，fc 为时钟频率，N 为相位累加器的位数。图22.2低频段电路设计系统输出频率范围要求为0.2Hz～500MHz，在设计中采取分频段的方法，AD9852的最高参考频率为300MHz，根据采样定理，另考虑在实际应用中输出信号最高频率不大于参考时钟频率的40%，AD9852最高输出频率可达到120MHz。在设计中，把低频段设为0.2Hz～100MHz。 AD9852外部选用50MHz的晶振，通过内部倍频器6倍频，使AD9852的工作时钟达到300MHz。 在DDS的输出端，需要设计一个滤波系统，对于系统的宽带输出要求，低通滤波器是唯一的选择，低通滤波器的性能对保证采样时钟具有较低的抖动非常关键。滤波器的传输特性可用工作衰减、相移、群延迟以及插入衰减等参数来表征。 设计时，采用了截止特性很陡的7阶椭圆滤波器来对连续正弦波进行滤波。采用的低通椭圆滤波器的输入阻抗和输出阻抗为50Ω，截止频率120MHz。滤波器电路如图3所示，在设计中为避免引入有源器件自身电噪声，滤波器全部采用无源器件构成，模拟滤波器的设计过程主要是：根据设计要求确定滤波器类型，然后查表求归一化元件值。图3 LC低通滤波器原理图? DDS直接输出的正弦波，还需要经过比较器变为方波，才能得到所需要的系统时钟，同时也降低了DDS输出的杂散。 比较器的基准电压由AD9852内部的控制DAC来提供，控制DAC是一个12位的数模转换器，通过写入控制DAC寄存器的数据来产生直流电平，作为比较器的基准电平，通过改变直流电平的大小，可以来调节输出时钟的占空比。AD9852内部的D/A转换器为电流输出型，通过调整A