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FPGA课程设实验报告
F
P
G
A
课
程
设
计
报
告
学部：信息科学与技术学部
专业：通信工程
班级：09级1班
学号：
姓名：
指导老师：
2011.11.22
实验一 100进制的可逆计数器
一、设计一个可控的100进制可逆计数器，要求用实验箱下载。
计数器的时钟输入信号周期为200ns。
以十进制形式显示。
有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。
clr plus minus 功能 0 × × 复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、程序如下：
module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器
input CLR,PLUS,MINUS,CLK;
output [7:0]OUT;
reg [7:0]OUT;
always@(posedge CLK)
begin
if(!CLR) //如果CLR为零，输出为零；反之，运行else程序
OUT[7:0]<=0;
else
begin
if(PLUS==0 && MINUS==1) //100进制的递减计数
begin
if (OUT[3:0]==0)
begin
OUT[3:0]<=9;
if (OUT[7:4]==0) OUT[7:4]<=9;
else
OUT[7:4]<=OUT[7:4]-1;
end
else OUT[3:0]<=OUT[3:0]-1;
end
if(PLUS==1 && MINUS==0) //100进制的递增计数
begin
if (OUT[3:0]==9)
begin
OUT[3:0]<=0;
if (OUT[7:4]==9) OUT[7:4]<=0;
else
OUT[7:4]<=OUT[7:4]+1;
end
else OUT[3:0]<=OUT[3:0]+1;
end
if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数
if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零
end
end
endmodule
三、运行程序
1、在quartersII9.1输入程序
打开quartersII界面，点击file→New,在出现的对话框中选择Text File
在出现的输入界面内输入程序，点击file→save as，再出现的对话框中点击Yes,然后在出现的new project Wizard对话框中点击next,在Family&Device Settings 对话框中选择如下图所示的选项，
在选择第三方软件的对话框中的选项选为none后点击next,在随后出现的对话框中，点击finish。设置完成。
点击project→Set as Top-Level Entity,指向所输入的文件。
点击Processing→Start→Start Analysis & Synthesis。
4、点击File→New出现上面第一步时出现的对话框，选择Vector Waveform File。
5、点击View→U
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