VHDL和Verilog语言的设计方法.docxVIP

第 五 节 ispDesignEXPERT 系 统 中 VHDL 和 Verilog 语 言 的 设 计 方 法 除 了 支 持 原 理 图 和 ABEL-HDL 语 言 输 入 外，商 业 版 的 ispDesignEXPERT 系 统 中 提 供 了 VHDL 和 Verilog 语 言 的 设 计 人 口。 用 户 的 VHDL 或 Verilog 设 计 可 以 经 ispDesignEXPERT 系 统 提 供 的 综 合 器 进 行 编 译 综 合， 生 成 EDIF 格 式 的 网 表 文 件， 然 后 可 进 行 逻 辑 或 时 序 仿 真， 最 后 进 行 适 配， 生 成 可 下 载 的 JEDEC 文 件。VHDL 设 计 输 入 的 操 作 步 骤在 ispDesignEXPERT System Project Navigator 主 窗 口 中， 按 File=New Project 菜 单 建 立 一 个 新 的 工 程 文 件， 此 时 会 弹 出 如 下 图 所 示 的 对 话 框。 请 注 意： 在 该 对 话 框 中 的 Project Type 栏 中， 必 须 根 据 您 的 设 计 类 型 选 择 相 应 的 工 程 文 件 的 类 型。 本 例 中， 选 择 VHDL 类 型。 若 是 Verilog 设 计 输 入， 则 选 择 V