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应物07级数字系统程设计报告模板
2009—2010学年第二学期
《数字电子技术课程设计》设计报告
专业班级 应物07-3
姓 名 牛亮亮
学 号
开课系室 电工电子学教学中心
设计日期 2010年7月5日--8日
设计题目：设计任务及：
具体要求：）（按下=0，松开=1）（2）实验电路板提供的时钟信号为频率50MHz，设计一分频电路得到1Hz的时钟信号供给LED控制电路使用。
2.2、扩展功能（参考图2）
在完成基本功能一的基础上请扩展完成如下功能：分频电路的输出信号受按键S2的控制，当按键没按下时（S2＝1），分频器输出1Hz的时钟信号，当按键按下时（S2＝0），分频器输出2Hz的时钟信号。
二、设计原理与方案：
（一）、顶层设计方案：
控制控制（二）、控制设计方案：
三、电路设计、仿真与实现：
（一）、顶层设计实现：
1、基于的顶层源文件；
module (clk,s1,led0);
input clk,s1;
output [15:0]led0;
Verilog3 u1(clk,clknet);
Verilog2 u2(clknet,s1,led0);
endmodule
顶层设计功能仿真波形；
（二）、设计实现：
1、基于的设计源文件；
module (in0,s1,out);
output[15:0] out;
input s1,in0;
reg[15:0] out=16b0;
integer m=0,n=0;
always @(posedge in0 or negedge s1)
begin
if(s1==0)
begin
m=0;
n=0;
out=16b0;
end
else
begin
m=m+1;
n=n+1;
if(m=0m=16)
out[n-1]=1;
else if(m16m=32)
begin
n=m-16;
out[16-n]=0;
end
else if(m32m=40)
begin
n=m-32;
out[16-n]=1;
out[n-1]=1;
end
else if(m40m=48)
begin
n=m-40;
out[n+7]=0;
out[8-n]=0;
end
else
begin
m=0;
n=0;
end
end
end
endmodule
功能仿真波形；
（）、设计实现：
1、基于的设计源文件
Module(clk,outclk);
input clk;
output outclk;
reg outclk;
integer tmp1=1;
always@(posedge clk)
begin
tmp1=tmp1+1;
if(tmp1=
begin
outclk=~outclk;
tmp1=0;
end
end
endmodule
功能仿真波形
四、分析与讨论包括设计中出现的错误及其解决思路和办法，对本课程设计的总结、对本课程进一步提高和改进的建议等。
及其解决思路和办法
In order to ensure normal teaching order, protecting students healthy growth, ensuring that national (property) is not lost, to prevent or minimize the occurrence of safety accidents, follow the prevent, rescue each other, ensure safety and reduce losses principle, according to the local conditions
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