EDA数控分频器的设计.doc

EDA 技 术 实 验 报 告 实验项目名称： 数控分频器的设计 实验日期： 2012年6月11日 实验成绩： 实验评定标准： 1）实验程序是否正确 A（ ）B（ ）C（ ） 2）实验仿真、结果及分析是否合理 A（ ）B（ ）C（ ） 3）实验报告是否按照规定格式 A（ ）B（ ）C（ ） 实验目的 学习数控分频器的设计、分析和测试方法 实验器材 电脑一台、GW48 EDA/SOPC试验箱。 实验内容（实验过程） 实验内容1：数控分频器的功能就是当输入端给定不同的输入数据时，将对数据 的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。 在实验系统上硬件验证该程序的功能，选择电路模式1，键2和键1负责输入8位预置数D，CLK由clock0输入，频率选择65536hz或更高，输入frout接扬声器spker。编译后下载进行测试改变键2/键1的输入值，可听到不同的声音 步骤：1）打开软件，选择菜单file— new,在弹出的new对话框中选择Device Design Files 的VHDL File项，按OK键后进入VHDL文本编辑方式。 根据给出的数控分频器的参考程序完成文本编辑。 2）将其另存为与实体名一致的文件，以确保后续的编译能够正常进行。然后在将该文件置顶，并进行编译。 3）编译完成后，对其进行仿真，建立波形文件。再次进行编译（否则进行仿真的时候会报错），编译完成后即可进行仿真。分析得到的结果。 实验程序  library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dvf is port clk:in std_logic; d:in std_logic_vector 7 downto 0 ; fout:out std_logic ; end dvf; architecture one of dvf is signal full:std_logic; begin p_reg:process clk variable cnt8:std_logic_vector 7 downto 0 ; begin if clk'event and clk '1' then if cnt8 then cnt8: d; full '1'; else cnt8: cnt8+1; full '0' ; end if; end if; end process p_reg; p_div: process full variable cnt2:std_logic; begin if full'event and full '1' then cnt2: not cnt2; if cnt2 '1'then fout '1';else fout '0'; end if; end if; end process p_div; end one; 实验仿真、结果及分析 波形分析：在上图中，clk是输入脉冲信号，设定为10000MHz；d为7位输入端，而fout是分频器的输出端。数控分频器的功能就是在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频，而数控分频器就是用计数值可预置的加法计数器设计完成的。 例如图中第一段给定的输入数据：BF（十六进制），转换成十进制是176，根据实验程序该计数器最大值为，也就是255，因此在输入数据为176的情况下，该计数器相当于是80进制的。另外根据实验程序，fout是在计数器计满一个周期才变化一次，得到相应的波形。而图中的后面设置的初始输入数据分别为AF、9F、55、33、10、03，呈依次递减的趋势，因而与255之间的差值也就越来越大，所以fout输出的的波形之间的间隔也就越来越大。