时序电路2讲解.ppt

主要内容 概述 §6.1 时序电路的基本分析方法 §6.2 寄存器和移位寄存器 6.2.1 数据寄存器 §6-3 计数器 6.3.1 计数器的特点和分类 6.3.2 二进制计数器 一、二进制同步加法计数器（3位） 3.给出状态表 二、二进制同步减法计数器（3位） 三、二进制同步可逆计数器 四、 集成二进制同步计数器 五、二进制异步计数器 （一） 二进制异步加法器 1、串行进位方式的二进制异步加法计数器 2、并行进位方式的二进制异步加法计数器 3、由下降沿DFF构成的二进制异步加法计数器 4、由上升沿DFF构成的二进制异步加法计数器 5、二进制异步加法计数器的构成特点和级间连接规律 （二） 二进制异步减法计数器 2、上升沿触发的减法计数器 3、下降沿触发的减法计数器 4、二进制异步减法计数器的构成特点和级间连接规律 （三）二进制异步计数器的级间连接规律 （四）集成二进制异步计数器 （五） 一般异步计数器的分析 分析步骤：与同步计数器相同，但需要考虑时钟是否起作用。 6.3.3 十进制计数器 十进制计数器的状态图及计数容量 分立元件十进制计数器的原理图举例 集成十进制计数器 一、十进制计数器的状态图及计数容量 二、分立元件十进制计数器例图 三、集成十进制计数器 同步加法计数器 74LS160（74160） 单时钟同步可逆计数器 74LS190 双时钟同步可逆计数器 74LS192 异步加法计数器 74LS290 1、集成十进制同步加法计数器74LS160 2、集成十进制同步可逆计数器74LS190 （——单时钟可逆计数器） 异步并行置数功能 同步加法计数功能 同步减法计数功能 保持功能 3、集成十进制同步可逆计数器74LS192 （——双时钟可逆计数器） 功能： 异步清零功能 异步并行置数功能 同步加法计数功能 同步减法计数功能 保持功能 4、集成十进制异步加法计数器74LS290 74LS290的状态表 74LS290的功能 清零功能 置9功能 计数功能 CP0=CP CP1=Q0；十进制加法计数器 CP0=CP；二进制计数器 CP1=CP；五进制计数器 6.3.4 N进制计数器 用反馈归零法获取N进制计数器的方法 输出C预置法 用Q输出预置法 计数器容量的扩展方法 一、用反馈归零法获取N进制计数器的方法 （一）方法步骤 写出状态SN的二进制代码 求归零逻辑※ 画连线图 应用举例 应用举例 （二）如何提高反馈归零法的可靠性 方法 在反馈归零逻辑电路之后添加一个基本RS触发器，用以暂存反馈归零信号。 二、输出C预置法 三、用Q输出预置法 四、计数器容量的扩展 同步计数器的级联扩展 异步计数器的级联扩展 任意进制计数器的扩展 1、同步计数器的级联扩展 方法 将前级的进位输出依次接到相邻后级的计数使能端。 改进的级联方式 2、异步计数器的级联扩展 方法 将前级的进位输出依次接到相邻后级的CP信号输入端。 3、任意进制计数器的扩展 计数器小结 一、计数器的特点 电路结构特点 功能特点 6.4 时序电路的基本设计方法 6.4.1 同步计数器的设计 1. 设计步骤 2. 设计举例 例：设计同步十进制加法计数器。 ② 画状态卡诺图求状态方程和输出方程 ③ 查自启动能力 ④ 确定触发器类型求驱动方程选  JK_FF: 选D-FF： ⑤ 画逻辑图 例：用D-FF实现同步五进制计数器的设计 例：设计同步可控计数器，当控制端K=0时为M=6计数器，K=1时为M=3计数器。 6.4.2 异步计数器的设计 6.4.3 移存型计数器 2. 扭环形计数器 3. 最长线性序列移存型计数器（M=2N-1） 6.4.3一般同步时序逻辑电路的设计 例:设计一个序列信号检测器，当检测到正确序列信号1011时，输出Z=1，其他情况下Z=0。 例:设计一个串行“五中取二”码检测电路，当检测到一组串行电码（五个码元）中的“1”码元与“0”码元的个数比为2﹕3时，表示这组电码正确，输出Z=1，其他情况下Z=0。 练习：三位二进制同步加法计数器及八选一数据选择器如下图。要求：在时钟CP的作用下，用上述器件及最少数的逻辑门组成获得所示的输出波形。　　 已知JK-FF构成的三进制计数器如图所示，现增加两个相同的JK-FF，请构成一个同步十二进制计数器，要求：（1）画出逻辑图；（2）画出三进制计数器的状态转移图或状态转移表；（3）画出十二进制计数器的状态转移图或状态转移表。 补充作业2： 补充作业3： 补充作业4： 状态编码 xxxx/x xxxx/x 0000/1 1001/0 xxxx/x xxxx/x xxxx/x xxxx/x 0111/0 1000/0 0110/0