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ADPLL系统设计与实现 ①IP核应用，新建工程，添加文件后，IP catalog里面找到要的IP核然后新建，最后在文件中实例化编译就可以直接用了。 ②原理图插入：这样可以调用锁存器和触发器，方法：file-new-block blackgram/schematic file-右键空白处insert symbol-storage-dff ③此处有关于脚本调试仿真（来源于quartus ii调用modelsim自动产生的脚本文件，直接修改可用）,看完一次波形后，可以把想要的波形及它的radix保存为wave.do文件到所在工程目录下，下次仿真直接run wave.do就可以了。 /emouse/archive/2012/07/08/2581223.html ④利用quartus II调用过modelsim一次后，会将IP核所需要的LIBRARY编译到modelsim的库中去，所以，以后只要不修改IP核文件，在modelsim中可直接进行编译仿真，节省大量的时间。 PLL种类：LPLL、DPLL、ADPLL、SPLL（软件实现） 锁相环的工作原理:表面看是用鉴相器的输出控制VCO的频率，但实际是通过瞬时频率的积分达到相位控制，最终使反馈到鉴相器的瞬时相位与输入的瞬时相位之差趋于零 基本结构： 数字锁相环工作过程： （1）当环路失锁时，鉴相器比较输入信号和输出信号之间的相位差异，并产生数字环路滤波器的计数方向控制信号（DNUP）。 （2）数字环路滤波器是由计数容量(模数)为K的可逆计数器构成。K变模可逆计数器根据计数方向控制信号（DNUP）调整计数值，若ue为低电平时可逆计数器作加计数，ue为高电平时可逆计数器作减计数。当加计数达到K时产生一个进位脉冲信号（CARRY）作为“进位”指令，当减计数达到0时产生一个借位脉冲信号（BORROW）作为“借位”指令。 （3）相位控制器是由控制脉冲变换电路和门控电路组成。它的功能是确保当收到“进位”指令时，在本地高速时钟f0序列中插入一个脉冲，当收到“借位”指令时，则在f0序列中扣除一个脉冲。相位控制器输出的受控本地高速时钟序列经除M分频后，便可对输出信号uo的相位进行调整。 （4）重复上面的调整过程，使uo与ui的相位差不断减少，最终达到同步。 从以上分析可知，锁相环中可逆计数器的模数K越小，系统响应越快，捕捉时间越短；反之，K越大，系统响应越慢，捕捉时间越长。数字环路滤波器的作用在于提高环路相位校正的准确性，减少噪声对环路的干扰。虽然，在捕捉过程中K值较小，有利于加快锁定速度，缩短捕捉时间。但在环路锁定后的同步过程中，若K值太小，则会因可逆计数器频繁地循环计数而产生持续的进位脉冲或借位脉冲，这就导致了输出信号出现相位抖动，增加了同步误差。显然，减少同步误差与缩短捕捉时间是相互矛盾的，其矛盾的焦点在于对可逆计数器K值的选择。为了解决上述矛盾，设计了一个自动变模控制器，它可以根据输入、输出信号的相位误差，实时控制模数K值的大小。在环路捕捉过程中，减少K值，可增加环路带宽，使锁定速度加快；在同步过程中，增大K值，可缩小环路带宽，有利于抑制相位抖动，减少同步误差。 单模块描述： 鉴相器：代码中是使用异或（EXOR）鉴相器，输出信号。 当se信号的输出为占空比为50%时（Uin与Uout的相差为90°），即cnt_dpout_high与cnt_dpout_low个数相同，为零相位误差。 当se信号的输出占空比不为50%（Uin与Uout的相差为90°），即cnt_dpout_high与cnt_dpout_low个数有差别，则存在相位误差。不过此时要经过同步建立侦查电路来判断是否大于4，来判断是否失锁。 相差与相位误差的区别：当相差为90°时，此时占空比为50%，所以相位误差为0；因此规定A处相差90°为相位误差0°，从而相位误差为-180°、180°、0°处均为锁相。 二、同步建立侦察电路(代码中有)：对se为高进行计数cnt_dpout_high，对se为低进行计数cnt_dpout_low。当cnt_dpout_high与cnt_dpout_low个数相差4以内（即相位误差小于4），则为同步，否则不同步。 可变模控制电路： 在锁相过程中，根据量化相位误差的大小准确、自动地调节模数K值的变化，实现对环路带宽的实时控制，大大提高了锁相速度，消除了缩短捕捉时间与减小同步误差的矛盾。 当鉴相器输出的相位误差较大时,这时锁相环环路处于捕获过稅,我们需要使环路尽快的达到锁定状态,所以就需要较大的步进校正量,这就要求除K计数器模块的校值K要较小,所以自动变模控制模块会将相位误差处现成量化值,然后根据这个较大的量化相位误差使模值K变小。当鉴相器输出的相位误