数字逻辑实验8_序列检测器.docVIP

实验仿真 用VHDL语言VHDL语言实验内容 实验过程 由于在报告1中已经详尽描述了如何使用Quartus 2建立逻辑原理图和使用VHDL语言实现元件功能，所以本次的实验报告中便不再赘述上述内容，报告将主要就VHDL语言描述实现元件的功能的过程进行阐述。 Mealy机 选择File→New，弹出新建文本对话框，在该对话框中 选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。 library ieee; use ieee.std_logic_1164.all; entity melay is port clk,rst,d: in std_logic; z: out std_logic ; end melay; architecture arc of melay is type state_type is s0,s1,s2,s3,s4,s5,s6 ; signal state: state_type; begin process clk,rst begin if rst 1 then state s0; elsif clkevent and clk 1 then case state is --1101001 when s0 if d 1 then state s1; else state s0; end if; when s1 if d 1 then state s2; else state s0; end if; when s2 if d 0 then state s3; else state s2; end if; when s3 if d 1 then state s4; else state s0; end if; when s4 if d 0 then state s5; else state s1; end if; when s5 --1101001 if d 0 then state s6; else state s1; end if; when s6 if d 1 then state s0; else state s0; end if; end case; end if; end process; process state,d begin case state is when s6 if d 1 then z 1; else z 0; end if; when others z 0; end case; end process; end arc; 保存文件并编译，选择菜单File→New，选择Vector Waveform File新建波形图，添加节点，参数设置为：End Time 2us, Grip size 50ns。所完成的波形图如下图： 波形解释：rst为复位端，高电平有效，返回最初状态；clk为时钟信号输入端口；，state。s0~s6表示mealy机中各步状态；z表示检测序列为“1101001”时，表示输出高电平。 保存波形文件，并在settings中选择functional功能仿真，绘制网格，仿真可得出如图波形： 根据mealy状态表和序列检测器相应功能验证，当rst ‘1’时，不管当前状态为何，都将被初始为最初态s0;当输入d端依次输入“1101001”时，当检测到最后一位输入正确的同时，z端马上跳为高电平，表示所检测序列正确。其他可看出，当处于时钟上升沿时，state中各状态依照输入数据依次跳变。最后mealy机成功检测出相应序列，设计成功。 已知序列检测器的Mealy机状态表为： 现 态 （present_state） 次态 / 输出（next_state / cout） cin 0 cin 1 S0 S0 / 0 S1 / 0 S1 S0 / 0 S2 / 0 S2 S0 / 0 S3 / 0 S3 S4 / 0 S3 / 0 S4 S5 / 0 S1 / 0 S5 S0 / 0 S6 / 0 S6 S0 / 1 S2 / 0 同样可依次对照上述仿真图形，显然上述序列检测器mealy机功能设计正确。 序列检测器moore机 选择File→New，弹出新建文本对话框，在该对话框中 选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。 library ieee; use ieee.std_logic_1164.all; entity moore is port clk,rst,d: in std_logic; z: out std_logic ; end moore; architecture arc of moore is --moore： 输出只和当前状态有关； ty