本科毕业设计__基于fpga的采样状态机的设计与仿真.docVIP

南京林业大学 本科毕业设计（论文） 题 目：基于FPGA的采样状态机的设计与仿真 学 院：机械电子工程学院 专 业： 测控技术与仪器 学 号： 070307114 学生姓名： 万海洋 指导教师： 黄石红 职 称： 副教授 二O一一年 5月24日 摘要 采样是数字系统设计中的重要环节，而传统的A/D器件采样多是用CPU或单片机完成的。这些方法编程简单，但控制周期长，速度慢。而有限状态机(Finite State Machine,FSM)在数字系统设计中应用十分广泛，随着电子技术日新月异的发展。大规模系统与电路的出现，传统的手工设计状态机已经不可能，而基于FPGA的VHDL语言描述状态机是大势所趋。基于FPGA语言描述的硬件设计，能够充分利用A/D采样的速度快的高性能，有效提高工作效率与精度。 关键词：EDA VHDL FPGA 采样状态机 数码管显示 Abstract Digital sampling is an important part of system design, and traditional A / D sampling device with a CPU or microcontroller mostly completed. These methods are simple to program, but the control cycle is long and slow. The FSM (Finite State Machine, FSM) in the design of digital systems is widely used, with the rapid development of electronic technology. The emergence of large-scale systems and circuits, the traditional manual design state machines have been impossible, and FPGA-based VHDL language to describe the state machine is a general trend. FPGA-based hardware description language designed to take full advantage of A / D sampling speed, high-performance, higher efficiency and accuracy.Key words: EDA VHDL FPGA state machine digital display 第一章：绪论 1 1.1研究目的及意义： 1 1.2国内外同类研究概况： 1 1.3研究内容： 2 第二章：EDA技术及其开发工具简介 3 2.1 EDA技术简介 3 2.2 Quartus 简介 3 2.3 设计的基本逻辑门例子 4 2.4 本章小结 6 第三章：VHDL语言基础 7 3.1 VHDL语言简介 7 3.2 VHDL语言设计例子 7 3.3 本章小结 8 第四章：FPGA基础 9 4.1 CPLD分类 9 4.2 FPGA简介 9 4.3 本章小结 11 第四章：有限状态机的基本概念 12 5.1有限状态机设计硬件的优势 12 5.2 有限状态机的设计的一个代码例子 12 5.3状态机的时序逻辑进程 13 5.4 本章小结 14 第五章：基于FPGA的采样状态机 15 6.1 设计总体思路 15 6.2 采样模块的设计 15 6.2.1 AD0809的整体功能说明 15 6.2.2 0809的引脚功能说明 16 6.2.3 AD0809的VHDL语言说明 17 6.3 分频模块 19 6.4 显示模块 19 6.5 程序及仿真 20 6.5.1 程序 20 6.5.2 仿真及原理图 27 6.6 本章小结 28 总结 29 致谢 30 参考文献 31 第一章：绪论 1.1研究目的及意义： 从小型电子系统到大规模电路系统设计中，状态机是最典型、应用最广泛的时序电路模块,如何设计一个稳定可靠的状态机是我们必须面对的问题. 传统的状态机设计方法复杂，首先要进行繁琐的状态化简，状态分配，状态编码，然后求输出与激励函数，最后画时序图或波形图。而利用VHDL硬件设计描述语言设计状态机，只需利用状态转移图进行状态机的描述即可。且由于状态机能构成性能良好的同步时序逻辑模块，能够做到结构相对简单，设计方案相对固定。而基于