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本节内容 MOS二极管 MOSFET基本原理 MOSFET按比例缩小 CMOS与双极型CMOS 绝缘层上MOSFET MOS存储器结构 当短沟道MOSFET的漏极电压由线性区增至饱和区时，其阈值电压下降将更严重．此效应称为漏极导致势垒下降． 数个不同沟道长度的n沟道器件的源极与漏极间的表面电势如图所示，点线为VDS=0，实线为VDS0．当栅极电压小于VT时，p-型硅衬底在n+源极与漏极间形成一势垒，并限制电子流由源极流向漏极． 漏极导致势垒下降(DIBL) MOSFET按比例缩小 DIBL造成在SiO2/Si的界面形成漏电路径．当漏极电压足够大时，可能也会有显著的漏电流由源极经短沟道MOSFET的本体流至漏极，此亦可归因于漏极结耗尽区的宽度会随着漏极电压增加而扩张． 在短沟道的MOSFET中，源极结与漏极结耗尽区宽度的总和与沟道长度相当．当漏极电压增加时，漏极结的耗尽区逐渐与源极结合并，因此大量的漏极电流可能会由漏极经本体流向源极，因此，器件将会有非常高的漏电流，这也显示出本体穿通效应相当显著，栅极不再能够将器件完全关闭，且无法控制漏极电流．高漏电流将限制短沟道MOSFET器件的工作． 本体穿通(punch-through) MOSFET按比例缩小 当器件尺寸缩减时,必须将短沟道效应降至最低程度,以确保正常的器件特性及电路工作. 在器件按比例缩小设计时需要一些准则，一个简要维持长沟道特性的方法为将所有的尺寸及电压，除上一按比例缩小因素К(＞1)，如此内部电场将保持如同长沟道MOSFET一般，此方法称为定电场按比例缩小定律(CE). 按比例缩小规范(scaling rule) 恒定电场定律的问题 阈值电压不可能缩的太小 源漏耗尽区宽度不可能按比例缩小 电源电压标准的改变会带来很大的不便 MOSFET按比例缩小 恒定电压等比例缩小规律(简称CV律) 保持电源电压Vds和阈值电压Vth不变，对其它参数进行等比例缩小 按CV律缩小后对电路性能的提高远不如CE律，而且采用CV律会使沟道内的电场大大增强 CV律一般只适用于沟道长度大于1?m的器件，它不适用于沟道长度较短的器件。 MOSFET按比例缩小 CMOS(complementary MOS)由成对的互补p沟道与n沟道MOSFET所组成．由于具有低功率损耗以及较佳的噪声抑制能力，CMOS逻辑为目前集成电路设计的最常用技术．由于低功率损耗的需求，目前仅有CMOS技术被使用于ULSI的制造． 如图所示为CMOS反相器的结构，其中p沟道与n沟道MOSFET均为增强型晶体管。p与n沟道晶体管的栅极连接在一起，并作为此反相器的输入端，而它们漏极亦连接在一起，并作为反相器的输出端．n沟道MOSFET的源极与衬底接点均接地，而p沟道MOSFET的源极与衬底则连接至电源供应端(VDD) 。 CMOS CMOS反相器 工作原理： 当输入电压为低电压时(即Vin=0，VGSn=0＜VTn)，n沟道MOSFET关闭，然而由于|VGSp|≈VDD|VTp|，(VGSp与VTp为负值)，所以p沟道MOSFET为导通态．因此，输出端通过p沟道MOSFET充电至VDD。 当输入电压逐渐升高，使栅极电压等于VDD时，因为VGSn=VDDVTn，所以n沟道MOSFET将被导通，而由于|VGSp|≈0|VTp|，所以p沟道MOSFET将被关闭．因此输出端将经n沟道MOSFET放电至零电势． CMOS 如图所示的Vin-Vout曲线称为CMOS反相器的传输曲线。 CMOS反相器的一个重要的特性是，当输出处于逻辑稳态(即Vout=0或VDD)时，仅有一个晶体管导通，因此由电源供应处流到地端的电流非常小，且相当于器件关闭时的漏电流． 事实上，只有在两个器件暂时导通时的极短暂态时间内才会有大电流流过。因此与其他种类如n沟道MOSFET、双极型等逻辑电路相比，其稳态时的功率损耗甚低． CMOS CMOS有低功率消耗及高器件密度的优点，使其适用于复杂电路的制作．然而与双极型技术相比，CMOS的低电流驱动能力限制了其在电路上的表现．BiCMOS是将CMOS及双极型器件整合在同一芯片上的技术．BiCMOS电路包含了大部分的CMOS器件以及少部分的双极型器件，它综合了双极器件高跨导、强负载驱动能力和CMOS器件高集成度、低功耗的优点，使其互相取长补短，发挥各自优势，给高速、高集成度、高性能的LSI及VLSI的发展开辟了一条新的道路．然而，这需增加额外的制作复杂度、较长的制作时间及较高的费用． 双极型CMOS(BiCMOS) 双极型CMOS（BiCMOS）