电子综合设计EDA实验5 状态机电路设计1.doc

电子信息学院 实验报告书 课程名：《电子综合设计EDA》 题 目： 实验5 状态机电路设计1实验类别【设计】班 级：电子1313学 号：6姓 名：吴限实验目的 通过实验掌握状态机设计技术 实验内容、要求 根据如下所示状态图及其状态机结构图 要求： 试由b、c两图中任选一图写出其完整的Verilog程序。 编写Verilog测试程序，验证编写的状态机工作的正确性。 实验步骤和程序 （1） 打开ISE软件，点击file新建project。 （2） 点击project，新建source：Verilog module。 （3） 输入程序代码，记录测试数据。 （4） 新建source：Verilog Test Fixture。 （5） 输入测试代码，记录测试数据。 实验程序： module huge1(ina,CLK,RESET,outa); input[2:0] ina; input CLK; input RESET; output[3:0] outa; reg[3:0] state,outa; parameter ST0=4b1000,ST1=4b0100,ST2=4b0010,ST3=4b0001;always@(posedge CLK,negedge RESET) if(!RESET) begin state=ST0; end else casex(state) ST0:begin state=ST1; if(ina==3b101) outa=4b0010; else if(ina==3b111) outa=4b1100; end ST1:begin outa=4b1101; if(ina==3b000) state=ST1; else if(ina==3b110) state=ST2; end ST2:begin outa=4b1111; if(ina==3b011) state=ST1; else if(ina==3b100) state=ST2; else state=ST3; end ST3:begin state=ST0; if(ina==3b101) outa=4b1101; else if(ina==3b011) outa=4b1110; end default: state=ST0; endcase endmodule 测试程序： module huge666; // Inputs reg [2:0] ina; reg CLK; reg RESET; // Outputs wire [3:0] outa; // Instantiate the Unit Under Test (UUT) huge1 uut ( .ina(ina),.CLK(CLK),.RESET(RESET),.outa(outa) ); initial begin // Initialize Inputs ina = 3b111; CLK = 0; RESET = 1;// Wait 100 ns for global reset to finish #4 RESET=0; #5 RESET=1; #30 ina = 3b000; #30 ina = 3b110; #30 ina = 3b101; #30 ina = 3b111; #30 ina = 3b110; #30 ina = 3b100; #300 $stop; // Add stimulus here endalways #4 CLK=~CLK;endmodule 测试数据记录和结果分析思考题 试判断该状态机类型，并说明理由。 根据b、c两图中另外一图写出完整的Verilog程序。《 电子综合设计EDA 》实验报告- 8 -