第三章 Altera的 CPLDFPGA.ppt

西安邮电学院电信系 罗朝霞 西安邮电学院电信系 罗朝霞 2. MAXⅡ器件 新型MAXⅡ器件架构包括基于LUT的LAB阵列、非易失性Flash存储器块和控制电路。 多通道MultiTrack互连设计采用最有效的直接将逻辑输入连接到输出的连线方式，从而获得了高的性能和低的功耗。 MAX?II器件支持高达300MHz的内部时钟，可为用户提供更高的系统级性能，与以前的3.3VMAX器件相比，MAXII器件内部性能提高了两倍。MAXII器件采用1.8V内核电压，和3.3VMAX 器件相比，功耗只有其十分之一。 器件内置的用户可编程Flash存储器容量为8K比特，允许设计者存储自己定义的数据。 用户Flash存储器可以取代系统中通用的小容量Flash器件从而减少系统芯片数量和成本。 MAXII器件支持的I/O标准有3.3V LVTTL/LVCMOS、2.5V LVTTL/LVCMOS、1.8V LVTTL/LVCMOS、1.5V LVCMOS和3.3V PCI。其中仅EPM1270和EPM2210器件支持PCI协议。 MAXII器件支持3.3V、2.5V或1.8V电源输入，因其内设片内电压调整器能够把3.3V、2.5V降到1.8V供给内核电路。此特性可以减少电源电压种类，简化系统设计。 MAXII器件支持实时在系统可编程能力，允许用户编程正在工作的器件。 MAX II器件内的JTAG翻译器允许通过MAX II器件执行定制的JTAG指令，配置单板上不兼容JTAG协议的器件（例如标准Flash存储器件），从而简化了系统管理。 3. Cyclone器件 Cyclone器件基于一种全新的低成本架构，从设计之初就充分考虑了成本的节省，因此可以为价格敏感的应用提供全新的可编程解决方案。 正如Cyclone器件的平面图所示，其主要由逻辑阵列块LAB、嵌入式存储器块、I/O单元和PLL等模块构成，各个模块之间存在丰富的互连线和时钟网络。 Cyclone器件的可编程资源主要来自逻辑阵列块LAB。每个LAB是由多个逻辑单元LE构成的。LE是Cyclone器件中最基本的可编程单元。 由LE的内部结构图可以看出，LE主要由一个4输入的查找表LUT、进位链逻辑和一个可编程的寄存器构成。4输入的LUT可以完成所有的4输入、1输出的组合逻辑功能，进位链逻辑带有进位选择，可以灵活地构成1位加法或者减法逻辑，并可以切换。每一个LE的输出都可以连接到局部布线、行列、LUT链、寄存器链等布线资源。  LE有普通和动态算术两种操作模式。在不同的操作模式下，LE的内部结构和LE之间的互连有些差异。  普通模式下的LE适合通用逻辑应用和普通逻辑实现。 在普通模式下，来自LAB局部互连的4个输入将作为一个4输入1输出的查找表LUT的输入端。可选择仅为输入cin，或者data3信号作为LUT的其中一个输入信号。每个LE都可以通过LUT链直接连到在同一个LAB中的下一个LE。 普通模式下LE的输入信号可作为LE中寄存器的异步装载信号。 LE动态算术模式 动态算术模式下的LE可更好地实现加法器、计数器、累加器宽输入奇偶校验功能和比较器。 动态算术模式下的LE可被配置成动态的加/减法器结构。其中两个2输入LUT用于计算两个数相加之和与进位值。另外两个2输入LUT用来生成进位输出信号，该信号送给进位选择电路的两条信号链。 Cyclone器件的逻辑阵列块LAB是由一系列相邻的LE构成。每个LAB包含10个LE、LE进位链和级联链、LAB控制信号、LAB局部互连、LUT链和寄存器链。 Cyclone器件的IOE中有3个IOE触发器，它们分别是输入触发器、输出触发器和输出使能触发器。 在与外部芯片接口时，使用IOE中的触发器可以显著提高设计输入输出的性能，但是，把输入输出触发器放在IOE中，有时会导致从内部逻辑到IOE触发器的路径成为关键路径，反而会影响器件内部的性能，因此，设计者应该从整个设计的角度出发，决定是否需要将输入输出触发器放置到IOE中。在实际设计中，一般建议让布线工具根据设计的具体情况来自动决定是否将输入输出触发器放置到IOE中。 注意 Cyclone器件的时钟资源 Cyclone器件内部有8个内部全局时钟网络，可以由全局时钟管脚CLK0～3、复用的时钟管脚DPCLK0～7、锁相环PLL或是内部逻辑来驱动。器件中PLL只能由全局时钟管脚CLK0～3来驱动。CLK0和CLK1