触发器与时序逻辑电路.pptVIP

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2017-01-04 发布于贵州
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触发器与时序逻辑电路触发器与时序逻辑电路

Q2 Q2 J2 K2 Q1 Q1 J1 K1 Q0 Q0 J0 K0 计数脉冲三位二进制同步加法计数器 CP 分析步骤: 1）先列写驱动方程： J2 = K2 = Q1 Q0 J1 = K1 = Q0 J0 = K0 = 1 Q0：来一个CP，它就翻转一次； Q1：当Q0＝1时，它可翻转一次； Q2：只有当Q1Q0＝11时，它才能翻转一次。 2）再列写状态转换表，分析其状态转换过程。 2 0 0 1 0 0 1 1 1 1 0 1 0 1 0 0 0 0 0 0 0 1 1 0 0 1 3 0 1 0 0 0 0 0 1 1 0 1 1 4 0 1 1 1 1 1 1 1 1 1 0 0 5 1 0 0 0 0 0 0 1 1 1 0 1 6 1 0 1 0 0 1 1 1 1 1 1 0 7 1 1 0 0 0 0 0 1 1 1 1 1 8 1 1 1 1 1 1 1 1 1 0 0 0 CP Q2 Q1 Q0 J2＝ K2＝ J1＝ K1＝ J0＝1 K0＝1 Q2 Q1 Q0 Q1Q0 Q1Q0 Q0 Q0 原状态驱动端下状态 , , , CP Q0 Q1 Q2 3）还可以用波形图显示状态转换表 Q2 Q2 J2 K2 Q1 Q1 J1 K1 Q0 Q0 J0 K0 计数脉冲三位二进制同步加法计数器 CP 思考题：试设计一个三位二进制同步减法计数器电路。方法很简单。只需将Q1的控制输入由Q0，变为，将Q2的控制输入由Q1 Q0，变为 Q0 Q0 Q1 EDA仿真同步三位二进制加法计数器 EDA仿真同步三位二进制减法计数器 2. 四位二进制同步计数器 74LS163 74LS163计数方式是同步的，它的清零方式也是同步的：即使控制端CLR＝0，清零目的真正实现还需等待下一个时钟脉冲的上升沿到来以后才能够实现。这就是“ 同步清零 ”的含义。 16 15 14 13 12 11 10 1 2 3 4 5 6 7 8 9 QA QD QD QC QB QA QB QC VCC T T P P CP A A B B C C D D CLR LOAD ENABLE RC 串行进位输出使能使能 GND 时钟清除输出数据输入置入 74LS163 74LS 163 管脚图 (1)74LS163 的介绍 T P RC A B C D QB QC QD QA LOAD CLR 74LS163 74LS163功能表 1 1 1 1 计数 0 1 1 1 X 保持 1 0 1 1 X 保持 ( RC=0 ) X X 0 1 并行输入 X X X 0 清零 P