第3章组合电路的VHDL设计(四)—习题分析.ppt

下载文档 降价啦

126
0
约小于1千字
约 11页
2017-01-12 发布于辽宁
举报
版权申诉
保障服务

第3章组合电路的VHDL设计(四)—习题分析.ppt

1、本文档共11页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。

第3章组合电路的VHDL设计(四)—习题分析

习题 3-2 画出与以下实体描述对应的原理图符号元件。习题 3-4 给出1位全减器的VHDL描述；最终实现8位全减器。要求: 习题 3-4 给出1位全减器的VHDL描述；最终实现8位全减器。要求: （1）首先设计1位半减器,然后用例化语句将它们连接起来,图3-18中h_suber是半减器,diff是输出差(diff=x-y),s_out是借位输出(s_out=1,xy),sub_in是借位输入。习题 3-4 给出1位全减器的VHDL描述；最终实现8位全减器。要求: （2）采用例化语句实现1位全减器。习题 3-4 给出1位全减器的VHDL描述；最终实现8位全减器。要求: （3）以1位全减器为基本硬件,构成串行借位的8位减法器,要求用例化语句来完成此项设计(减法运算是x-y-sun_in=difft) 习题 3-5 用VHDL设计一个3-8译码器，要求分别用(条件)赋值语句、case语句、if else语句或移位操作符来完成。比较这4种方式中，哪一种最节省逻辑资源。（1）case语句实现：习题 3-5 用VHDL设计一个3-8译码器，要求分别用(条件)赋值语句、case语句、if else语句或移位操作符来完成。比较这4种方式中，哪一种最节省逻辑资源。（2）if_else语句实现：习题 3-6 设计一个比较电路，当输入的8421BCD码大于5时输出1，否则输出0。习题 3-9 设计一个格雷码至二进制数的转换器。习题 3-10 利用if语句设计一个3位二进制数A[2:0]、B[2:0]的比较器电路。对于比较(AB)、(AB)、(A=B)的结果分别给出输出信号LT=1、GT=1、EQ=1 习题 3-14 用循环语句设计一个7人投票表决器。