数字电子课程设计..docVIP

机械与电气工程学院 《数字电子技术》 课程设计报告 姓 名： 学 号： 班 级： 指导教师： 课题名称1 设计任务与要求1）具有正常走时的基本功能； （2）具有校时功能（只进行分、时的校时）； （3）具有整点报时功能； （4）具有定时闹钟功能； （5） 秒信号产生电路采用石英晶体构成的振荡器； （6）写出设计步骤，画出设计的逻辑电路图； （7）对设计的电路进行仿真、修改，使仿真结果达到设计要求； （8）安装并测试电路的逻辑功能。 2 设计原理 多功能数字钟其工作原理是：秒脉冲产生电路作为数字钟的时间基准信号，输出1Hz 的标准秒脉冲作为秒计数器的计数脉冲。秒计数器计满60 后产生一进位信号作为分计数器的计数脉冲，分计数器计满60 后产生一进位信号作为小时计数器的计数脉冲。因此在数字钟电路中，秒计数器和分计数器为60 进制加计数器，小时计数器为24 进制加计数器。 数字钟基本功能的原理框图如图1 所示 数字钟基本功能的原理框图1 2.1 秒脉冲产生电路的设计 秒脉冲产生电路是数字钟的核心，它的稳定度和精确度决定了数字钟走时的准确度。本实验选用了用NE555芯片以及外围电路搭建成一个多谐振荡器，通过设计外围电路的参数输出方波频率为1Hz，故称为秒方波发生器。由于脉冲的占空比对系统的影响不大，故把占空比设计为1/3。输出方波用作计数器及D触发器的CLK信号。NE555定时器引脚图如图1所示，脉冲频率公式： f=1／（R1+2R2）C㏑2 选择R1=47K，R2=47K，RV1=2K，C=10μF，形成电路图如图2所示： 图2 2.2 时、分、秒计数器的设计 一般采用10进制计数器来实现时间计数单元计数功能，要实现这一要求，可选用的中规模集成计数器较多，这里推荐74LS90。 74LS90引脚图3 秒信号经秒计数器、分计数器、时计数器之后。分别得到显示电路，以便实现用数字显示时、分、秒的要求。“秒”和“分”计数器应为六十进制，而“时”计数器应为二十四进制。 （1） 六十进制计数器。它由两块中规模集成十进制计数器74LS90，一块组成十进制，另一块组成六进制。采用清零法时，当高位出现0101状态，低位为1001状态，即计到59（第60个脉冲），如图3所示六十进制计数器。 （2） 二十四进制计数器。它由两块中规模集成十进制计数器74LS90构成。当高位出现0010状态，低位为0011状态，即计到第24个来自“分”计数器的进位信号时，产生反馈置数信号，如图4所示为二十四进制计数器。 图4 两块74LS90构成的六十进制计数器 采用清零法74LS90 的6、7引脚接地，12 9 8 11分别接显示器1 2 3 4引脚。 图5 两块74LS90构成的二十四进制计数器 2.3 校时电路的设计 当数字钟接通电源或走时出现误差时，需要校时。其具体要求为：在小时校时时不影响分、秒的正常计数；在分校时时不影响小时、秒的正常计数。具体设计方案有如下三种： （1）用集成门电路实现。 （2）用二选一的数据选择器实现。 （3）用单次脉冲产生电路实现。 图3 为方案（1）、（2）的校时电路，图中当控制信号为“1”时正常走时；当控制信号为“0”时用秒脉冲校时。需要注意的是，控制信号“1”或 “0”实际上由开关产生，可能会产生抖动而影响校时操作，必要时可在开关两端并联一个0.01 uF 电容或者利用RS 触发器构成专门的去抖动电路。 图6 校时电路 2.4 整点报时电路设计 整点报时电路的功能是：每当数字钟走时到整点时发出声响，有些情况下对声响还有其他特殊要求，如：声响的音调、次数以及几点响几声等。具体设计方案有如下几种： 利用分位60 进制计数器的进位信号。如图4 所示，分位60 进制计数器向小时位计数器产生进位信号时，正好是整点时刻。但该进位信号为窄脉冲，不能直接驱动发声，故将此信号经一单稳态触发器展宽后再送蜂鸣器。 图7 整点报时电路之一 （2）利用比较器或集成逻辑门实现。当分位、秒位计数器的输出端均为“59”时，下一秒即为整点时刻。用4 片4 位集成比较器将“59”、“59”分别和分位、秒位计数器的当前时间进行比较，当它们相等时即产生整点控制信号。根据这一思路，可提前几秒开始整点报时。此外用集成逻辑门也可实现。 （3）实现“整点为几报几下”。其主要思路是：设计一个2 位减法计数器，将数字钟小时个位及十位的当前时间作为减法计数器的预置数据，将分位60 进制计数器的进位信号作为置数控制信号。则每当整点时刻到达时，减法计数器从小时计数器的整点值开始进行减计数，每减一次响一声，直到零为止，如图8 所示。 图8 （4）要求在差10 秒为整点时产