数字电子钟设计实训报告..docVIP

数字电子钟的设计 【摘要】 本系统由晶体振荡器、分频器、计数器、译码器、七段译码显示器和校准、报时电路组成，采用了CMOS或TTL系列(双列直插式)中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能，进行了各单元电路设计，总体安装、制作及调试。数字钟是一种计时装置，不仅能替代指针式钟表，还可以运用到定时控制、自动计时及时间程序控制等方面，应用广泛。 【关键词】 石英晶振、分频器、计数器、译码器、七段译码显示器、校准、整点报时。 数字电子钟总体方案 数字电子钟总体方案的确定 数字电子钟组成一般由振荡器、分频器、计数器、译码器及显示器等几部分组成。石英振荡器产生的时标信号送到分频器，分频电路将时标信号分成秒脉冲，秒脉冲送入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。“秒”的显示由两级计数器和译码器组成的六十进制计数器电路实现，“分“的显示电路与“秒”相同。“时”的显示由两极计数器和译码器组成的二十四进制计数器电路实现。 秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态0进行七段显示译码器译码，通过六位七段译码显示器显示出来。整点报时电路根据计时系统的输出状态产生一脉冲信号，然后去触发一音频发生器实现报时。校时电路时用来对“时”、“分”显示数字进行校对调整的。 数字电子钟总体方案框图 图1.1.1 数字电子钟组成框图 数字电子钟电路组成 数字电子钟组成一般由振荡器、分频器、计数器、译码器及七段译码显示器等几部分组成（如图1.2.1所示）。石英振荡器产生的时标信号送到分频器，分频电路将时标信号分成秒脉冲，秒脉冲送入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。“秒”的显示由两级计数器和译码器组成的六十进制计数器电路实现，“分”的显示电路与“秒”相同。 1.3 数字电子钟电路的工作原理 数字电子钟一般由振荡器、分频器、计数器、译码器及显示器等几部分组成（如图2.2.1所示）。石英振荡器产生的时标信号送到分频器，分频电路将时标信号分成秒脉冲，秒脉冲送入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。“秒”的显示由两级计数器和译码器组成的六十进制计数器电路实现，“分”的显示电路与“秒”相同。“时”的显示由两级计数器和译码器组成的二十四进制计数器电路来实现。 第二章 数字电路单元设计 2.1 分频电路 由于我们直接使用的实验台上的脉冲信号，所以我们没有设计和使用分频电路。 2.2 计数器电路 2.2.1 二十四进制计数器电路 1、电路图（见附录） 2、工作原理： 由图可见，当分钟脉冲到来时计数到“24”时，同时清零，实现二十四进制技术器。 2.2.2 六十进制计数器电路 1、电路图（见附录） 2、工作原理： 74LS393是双四位二进制计数器，由它组成一个十进制计数器和一个六进制计数器，便组成了一个六十进制计数器，低位是一个由74LS393组成的十进制计数器，高位是由一个74LS393和一个与非门组成的六进制计数器。 十进制计数器的时序图： 六进制计数器的时序图： 图3.2.2.2六十进制时序逻辑图 2.2.3 时、分、秒计数器的组间级联问题 在进行了各个单元电路的设计完成以后，我们就应该对各个单元电路进行组装。我们在进行单元电路的设计的时候我们已经完成了单级的设计，并且对一些问题进行了处理，但是我们在进行级联的时候还是会出现许多的问题。 在级联的时候我们会遇到很多的问题，在级联的时候我们遇到的问题中，级与级之间不进位是最多的。我们为什么会遇到这样的问题呢？我们怎样才能解决它呢？ 在单个级的时候，我们的进位信号是从进位直接到被进位，我们在进行级联的时候也采用这种方式就不行了。因为我们在进行级联的时候我们的进位信号在本级的时候还没有达到十，而我们的74LS190是一个十进制的计数器，因此在还没有达到十的时候，我们的14管脚就没有信号，因此我们就不能够从这连接进位信号。那么我们要从哪儿连接进位信号呢？在进行级联的时候，进位信号就要从我们的本级的清零信号来，这样就可以解决我们的级联不进位的问题。 在级联的时候，我们还可能碰到显示了不应该显示的数字。这又是什么原