《EDA实验七八实验报告1.docVIP

实验七 序列检测器的VHDL设计 (1)实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。 (2)实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串 行二进制码后，如果这组码与检测器中预先设置的码相同，则输出 1，否则输出 0。由于这种检测的关键在于正确码的收 到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。书上P168例5-11 描述的电路完成对序列数的检测，当这一串序列数高位在前(左移)串行进入检测器后，若此数与预置的密码数相同，则输出”A”,否则仍然输出”B”。 (3)实验内容 1：用VHDL状态机设计一个8位序列信号检测器。 实验程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SCHK IS PORT (DIN,CLK,CLR: IN STD_LOGIC; AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY SCHK; ARCHITECTURE ONE OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN D<=; PROCESS(CLK,CLR) BEGIN IF CLR='1' THEN Q<=0; ELSIF CLK'EVENT AND CLK='1' THEN CASE Q IS WHEN 0=> IF DIN=D(7) THEN Q<=1; ELSE Q<=0; END IF; WHEN 1=> IF DIN=D(6) THEN Q<=2; ELSE Q<=0; END IF; WHEN 2=> IF DIN=D(5) THEN Q<=3; ELSE Q<=0; END IF; WHEN 3=> IF DIN=D(4) THEN Q<=4; ELSE Q<=0; END IF; WHEN 4=> IF DIN=D(3) THEN Q<=5; ELSE Q<=0; END IF; WHEN 5=> IF DIN=D(2) THEN Q<=6; ELSE Q<=0; END IF; WHEN 6=> IF DIN=D(1) THEN Q<=7; ELSE Q<=0; END IF; WHEN 7=> IF DIN=D(0) THEN Q<=8; ELSE Q<=0; END IF; WHEN OTHERS=> Q<=0; END CASE; END IF; END PROCESS; PROCESS(Q) BEGIN IF Q=8 THEN AB<="1010"; ELSE AB<="1011"; END IF; END PROCESS; END ARCHITECTURE ONE; 实验步骤如下： 1 将源程序以SCHK.vhd的形式存入D盘名为liulin的文件夹中 2 全程编译 3 时序仿真 4 引脚锁定和下载 引脚锁定如下：CLR-PIN34；CLK-PIN32；DIN- PIN33；AB[0]- PIN77、 AB[1]- PIN78、AB[2]- PIN83、 AB[3]- PIN84； 5 实际测试 时序仿真波形如下图： 实验分析：选择电路模式 No.8 。下载到实验箱后数码6显示“B”。用键 2 和键 1 输入与预置码相同的 2 位十六进制待测序列“E5”， 按键7复位，然后按键 6按8 次，这时发现数码 6色显示从原来的 B 变成 A，表示序列检测正确。实验测试成功！ (4)实验内容 2：将8位待测预置数作为外部输入信号，即可以随时改变序列检测器中的比较数据。写出此程序的符号化单进程有限状态机。 实验程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SCHK2 IS PORT (DIN,CLK,CLR: IN STD_LOGIC;