系統结构课程设计指导.docVIP

计算机系统结构课程设计指导 课程设计的任务 利用已有计算机组成原理知识，VHDL语言知识、以及对计算机系统结构的初步学习，设计一个包括指令系统、寻址方式、数据表示、寄存器组、存储系统、流水线结构等的CPU。 设计思想 利用电原理图和VHDL语言相结合的设计思想。层次结构的设计方法。 具体步骤 示例 指令集设计 汇编语句 操作码 功能描述 指令类型 ADD DR,SRDR+SR?DR 算术逻辑指令 SUB DR,SRDR-SR?DR DEC DRDR-1?DR INC DRDR+1?DR CMP DR,SRDR-SR 比较 AND DR,SRDR and SR?DR 逻辑与 OR DR,SRDR or SR?DR 逻辑或 NOT DR/DR ? DR 逻辑非 XOR DR,SRDR xor SR ? DR 异或 TEST DR,SRDR and SR, 测试 SHL DR逻辑左移,最低位补0,最高位移入C SHR DR 逻辑右移,最高位补0,最低位移入C SAR DR算术右移,最高位右移,同时再用自身的值填入 MOV DR,SRSR ? DR 数据传送指令 LOAD DR,SR[SR]? DR STORE DR,SR SR ? [DR] MOVI DR,IMMIMM ? DR (双字指令) LOADH IMMIMM ?R15高8位 LOADL IMMIMM ?R15低8位 PUSH SRSR入栈 POP DR出栈 ? DR JR ADR无条件跳转到ADR , ADR=原PC值+OFFSET 控制转移指令 JRC ADR当C=1时,跳转到ADR, ADR=原PC值+OFFSET JRNC ADR当C=0时,跳转到ADR, ADR=原PC值+OFFSET JRZ ADR当Z=1时,跳转到ADR, ADR=原PC值+OFFSET JRNZ ADR当Z=0时,跳转到ADR, ADR=原PC值+OFFSET NOP空操作 其他 HALT11111111 停机 （JR 0XFFFF） 概念设计 指令流水的基本思路是把每条指令划分为几个执行步骤，这些步骤在执行过程中使用不同的资源从而在时间上能重叠起来，提高了整体工作负载的吞吐率。 我们将每条指令划分为“取指”、“译码”、“执行”、“访存”、“写回”这五个执行步骤。 图20 五级流水概念图 2.4.1.3时序设计 五级流水的时序设计相对两级流水要复杂。在两级流水中，由于我们对时序的精巧设计，避免了相关问题的出现，但五级流水单凭时序安排是无法解决所有相关问题的，必须综合考虑各种情况。 结构相关的处理 由于我们的设计中不包含缓存，因此会有取指和访存的冲突，即结构相关（见下图）。 图21 五级流水结构相关示意图 当冲突发生时，必须先“访存”，将“取指”延后一个时钟周期，这样才能保证指令的正确执行。处理结构相关需要做两项工作：1）冲突检测 2）取指延后。 冲突检测 只有执行访存指令(LOAD/STORE)时，才会出现冲突。因此，我们在译码时产生一个标志是否访存的信号wrMem。含义如下： wMem 意义 00 写内存（STORE） 01 读内存（LOAD） 1× 不占用内存 表16 wMEM控制信号 通过检查“访存阶段”的m_wrMem就可确定是否冲突。 2）取指延后 在每次取指时，若有冲突，则往IR中写入空指令(NOP)，并保持PC不变，使取指延后一个节拍。 数据相关的处理 数据相关是指在执行本条指令的过程中，如果用到的操作数是前面指令的执行结果，则必须等待前面的指令执行完成，并把结果写回寄存器或主存之后，本条指令才能继续执行[3]。我们采用设置专用数据通路（即傍路技术）来解决数据