第十二章_电子系统设计A--精.pptVIP

12.1 等精度频率计设计 12.1 等精度频率计设计 12.1 等精度频率计设计 设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立： 12.1.3 FPGA/CPLD开发的VHDL设计 12.2 高速A/D采样控制设计 12.2 高速A/D采样控制设计 12.2 高速A/D采样控制设计 12.2 高速A/D采样控制设计 GENERIC MAP ( LPM_WIDTH = rom_d_width, LPM_WIDTHAD = romad_width, LPM_ADDRESS_CONTROL = UNREGISTERED, LPM_OUTDATA = REGISTERED, LPM_FILE = sin_rom.mif )-- 指向rom文件 PORT MAP ( outclock = clk,address = romaddr,q = ddsout ); end architecture behave; 下面是产生SIN ROM数据值的C程序： #include stdio.h #include math.h main() {int i;float s; for(i=0;i1024;i++) { s = sin(atan(1)*8*i/1024); printf(%d : %d;\n,i,(int)((s+1)*1023/2)); } } 把上述C程序编译成程序后，在DOS命令行下执行： romgen sin_rom.mif; 图12-13 DDS主模块RTL综合结果 基本DDS结构的常用参量计算 (1) DDS的输出频率fout。 12-10 (2) DDS的频率分辨率 。 12-11 (3) DDS的频率输入字 计算。 注意 要取整，有时会有误差。 【例12-5】 -- 简易频率合成器 -- DDS(32bit频率字,1024 points 10bit out) -- For GW48-CK -- Mode: No.1 library ieee; use ieee.std_logic_1164.all; entity ddsall is port( sysclk : in std_logic; -- 系统时钟 ddsout : out std_logic_vector(9 downto 0);-- DDS输出 -- GW48 接口 sel : in std_logic; -- 输入频率字高低16位选择 selok : in std_logic; -- 选择好信号 pfsel : in std_logic; -- 输入频率、相位选择 -- 频率/相位字输入（与sel、selok配合使用） fpin : in std_logic_vector(15 downto 0)); end ddsall; architecture behave of ddsall is component ddsc is -- DDS主模块 接下页 generic( freq_width : integer := 32; -- 输入频率字位宽 phase_width : integer := 12; -- 输入相位字位宽 adder_width : integer := 32; -- 累加器位宽 romad_width : integer := 10; -- 正弦ROM表地址位宽 rom_d_width : integer := 10 -- 正弦ROM表数据位宽 ); port( clk : in std_logic; -- DDS合成时钟 freqin :