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清华大学电机系唐庆玉1997年制作 如发现有人剽窃必定追究！ 第12章 时序逻辑电路 千岛湖风光 千岛湖画面属唐庆玉个人创作，青山緑水蓝天白云，剽窃必究 1、D触发器 2 、寄存器 1.2 D触发器 1. 时钟控制电平触发的D触发器 CP R S Q n+1 说明 1 0 0 Qn 保持 1 0 1 1 置1 1 1 0 0 清0 1 1 1 不定 避免 0 Qn 保持 1 D RD SD Q Q R S CP 其他两种情况不会出现 时钟控制电平触发的D触发器 功能表 CP D Q n+1 1 0 0 1 1 1 0 Q n CP=1时, Q n+1=D CP=0时, 保持原状 1 D CP RD SD Q Q D触发器具有 数据记忆功能 时钟控制电平触发的D触发器 1 D CP RD SD Q Q RD SD 符号 RD SD D CP Q Q D触发器的引脚功能 符号 RD 直接清0端(复位端) R=0,S=1时,Q=0 SD 直接置1端(置位端) R=1,S=0时,Q=1 小圈 表示低电平有效 D数据输入端 CP时钟脉冲 Q、Q 输出端，Q的小圈 表示是反相输出端 , 即Q总是与Q相反 RD SD D CP Q Q D触发器的引脚功能(续) 功能表 CP Q n+1 D 触发方式: 边沿触发 (时钟上升沿触发) 功能表说明： 在CP上升沿时，Q等于D； 在CP高电平、低电平和下降沿 时，Q保持不变 RD SD D CP Q Q 时钟下降沿触发的D触发器 RD SD D CP Q Q 功能表 CP Q n+1 D 功能表说明： 在CP下降沿时，Q等于D； 在CP高电平、低电平和上升沿 时，Q保持不变 课堂练习 题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的 初始状态=0. D Q D CP Q1 Q2 D Q D CP D Q D CP Q1 课堂练习(续) CP D Q1 课堂练习(续) Q2 D Q D CP CP D Q1 3. 集成D触发器介绍 (1) 集成双D触发器74LS74 RD SD D CP Q Q RD SD D CP Q Q Vcc(+5V) GND(地) D触发器应用举例: 用D触发器 将一个时钟进行2分频. D CP Q Q CP CP Q Q 0 1 RD、SD不用时,甩空 或通过4.7k?的电 阻吊高电平 频率FQ = FCP/2 D触发器功能 CP 时，Q=D 用2个2分频器级联组成一个4分频器 D CP Q Q D CP Q Q CP 1Q 2Q F2Q =F1Q /2 = FCP/4 (2) 集成4D触发器74LS175 特点: 一个集成电路中有4个D触发器, 时钟CP公共, 清0端RD公共 R D Q Q R D Q Q R D Q Q R D Q Q CP 1D 2D 3D 4D RD 2Q 1Q 3Q 4Q 1Q 2Q 3Q 4Q Vcc(+5V) GND 集成4D触发器74LS175的应用举例—抢答电路 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q Vcc GND 1D 2D 3D 4D CP R 500??4 +5V 1 1 1 1 +5V 4.7k? 风鸣器 CP 1kHz 主持人清0 甲 乙 丙 丁 74LS175 参赛人 抢答按键 1 (3) 集成8D触发器(74LS273) 内部有8个D触发器 Q输出 R公共 CP公共 Q D R Q D R 内部有8个D触发器 CP 1D 8D RD GND Vcc 1Q 2D 3D 4D 5D 6D 7D 2Q 3Q 4Q 5Q 6Q 7Q 8Q 12.2寄存器 12.2.1 数码寄存器(并行寄存器) D CP 一个D触发器组成1位的数码寄存器 CP上升沿,Q =D CP高电平