集成电路设计综合实验.docxVIP

集成电路设计综合实验学院：电气与控制工程学院班级：姓名：王敏敏学号：目录一．实验内容21.1实验一21.2实验二2二．实验原理22.1实验一22.2实验二4三．实验步骤53.1实验一53.2实验二5四．实验结果54.1实验一64.1.1电路图64.1.2版图64.1.3仿真波形74.2实验274.2.1电路图84.2.2版图84.2.3仿真波形9五．设计心得体会9集成电路设计综合实验一．实验内容1.1实验一 反向提取给定电路模块，画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。1.2实验二设计一个CMOS结构的二选一选择器。（1）根据二选一选择器功能，分析其逻辑关系。（2）根据其逻辑关系，构建CMOS结构的电路图。（3）利用EDA工具画出其相应版图。 （4）利用几何设计规则文件进行在线DRC验证并修改版图二．实验原理2.1实验一2.1.1反向提取电路标准CMOS工艺下，在P型衬底N阱CMOS工艺中，PMOS晶体管制作在N阱中，NMOS晶体管直接制作在衬底材料上。因此在集成电路版图中，NMOS管阵列和PMOS管阵列一般分布在不同的区域，NMOS管阵列制作在多个区域，PMOS管阵列制作在N阱内，这一点在版图中可以明显地区分开来，N阱和两种不同注入类型的有源区颜色有明显差别。通过对N阱、P型有源区和N型有源区的颜色辨别，可以确认PMOS管阵列和NMOS管阵列位置。N型注入区和有源区共同构成了N型掺杂区，P型注入区和有源区共同构成了P型掺杂区。在集成电路版图中，形成晶体管的重要结构是多晶硅与某种有源区的重叠区域，只要存在多晶硅栅和某种有源区，就可以确定一只晶体管的位置，该重叠区域在N阱区域内为PMOS晶体管，阱外则为NMOS晶体管。通过测量重叠区域可以确定其宽长比参数。在确认了NMOS、PMOS晶体管后，根据MOS晶体管源极、漏极的含义以及电源电位的高低可以确定出MOS管的源极、漏极和栅极位置。栅极为器件的输入，漏极为器件的输出。NMOS源极接在较低电位，PMOS晶体管源极接在较高电位，这样可以确认各晶体管的源极、漏极和栅极。在实际的电路连接关系中，接触孔的数量取决于晶体管的连接关系，当晶体管源端或漏端与其它器件存在物理连接时，不需要接触孔。通过金属图形通过通孔、接触孔和MOS器件的位置，可以确认各器件之间的连接关系，整理后通过对各个模块的连接关系以及功能分析，得出具有一定功能的、易于辨认的电路图。2.1.2提取结果提取出的电路图如图所示，电路图包括反相器、三态门、传输门、与非门几个部分，这些部分连接起来构成了一个D锁存器。其中EN为使能端，CLK为时钟信号，D为输入信号，Q为输出信号。EN为低电平时输出为高电平，高电平时电路工作：当CLK为高电平时，输出Q为D的非，当CLK为低电平时锁存器工作，输出Q保持前一个状态。2.2实验二 如图，sel为地址信号，a和b为数据信号，sel控制着两个传输管的导通和截止。sel为高电平时，上面的传输管导通，下面的传输管截止，输出y=a；sel为低电平时，下面的传输管导通，上面的传输管截止，输出y=b。三．实验步骤3.1实验一3.1.1根据给定集成电路版图，反向提取出电路图，分析出电路所完成的逻辑功能3.1.2在cadence中新建库文件，画出提取出的电路原理图3.1.3对原理图进行功能仿真，验证分析结果3.1.4根据电路图设计集成电路版图并进行DRC验证3.2实验二3.2.1根据二选一选择器功能，分析输入输出逻辑关系3.2.2根据逻辑关系，构建CMOS结构的电路图3.2.3在cadence中新建库文件并画出电路原理图3.2.4进行功能仿真，分析波形，验证电路功能3.2.5根据电路图设计集成电路版图并进行DRC验证四．实验结果4.1实验一4.1.1电路图4.1.2版图4.1.3仿真波形EN为高电平时：若clk输入高电平，输出Q为输入D的非，当CLK为低电平时锁存器工作，输出Q保持前一个状态，4.2实验24.2.1电路图4.2.2版图4.2.3仿真波形当sel为低电平时，输出y与b相同，当sel为低电平时，输出y与a相同。五．心得体会通过这两周的实践，我加深了对集成电路版图的认识，同时也增强了分析电路、设计电路的能力，并且掌握了从版图中反向提取电路的基本方法。在反向提取电路中，遇到的最大困难是整理电路。对于反相器等两端器件之间简单的逻辑连接游刃有余，但是对于三态门以及其与之后传输管、与非门的复杂连接几乎无从下手，无法整理出电路。原因在于对MOS管输入输出端的位置关系不够清晰，以及对复杂的多端器件了解不够全面。明确了电路逻辑后，对于电路功能分析，开始有些混乱，但是通过总结，条理清晰后发现并不如想象的难。因此分析电路功能时要善于总结，根据有条理的分析