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(4) 浮栅MOS管开关 用不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同。SIMOS管连接的PLD，采用紫外光照射擦除；Flotox MOS管和快闪叠栅MOS管，采用电擦除方法。 浮栅MOS管 叠栅注入MOS(SIMOS)管 浮栅隧道氧化层MOS(Flotox MOS)管 快闪(Flash)叠栅MOS管 当浮栅上带有负电荷时，使得MOS管的开启电压变高，如果给控制栅加上VT1控制电压，MOS管仍处于截止状态。 若要擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。 当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压 ，MOS管导通。 a.叠栅注入MOS(SIMOS)管 25V 25V GND 5V 5V GND i D V T1 V T2 v GS 浮栅无电子 O 编程前 i D V T1 V T2 v GS 浮栅无电子 浮栅有电子 O 编程前 编程后 浮栅延长区与漏区N+之间的交叠处有一个厚度约为80?(埃)的薄绝缘层——遂道区。 当遂道区的电场强度大到一定程度，使漏区与浮栅间出现导电遂道，形成电流将浮栅电荷泄放掉。 遂道MOS管是用电擦除的，擦除速度快。 b.浮栅隧道氧化层MOS(Flotox MOS)管 结构特点: 1.闪速存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+区和漏极N+区是对称的； 2. 浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。 c.快闪叠栅MOS管开关 （Flash Memory) 特点：结构简单、集成度高、 编程可靠、擦除快捷。 3.PLD的分类 PROM PLA PAL GAL 低密度可编程逻辑器件 （LDPLD） EPLD CPLD FPGA 高密度可编程逻辑器件 （HDPLD） 可编程逻辑器件 （PLD） 按集成密度划分为 PLD中的三种与、或阵列 与阵列、或阵列 均可编程(PLA) 与阵列固定，或阵 列可编程(PROM) 与阵列可编程，或 阵列固定(PAL和 GAL等) 按PLD中的与、或阵列是否编程分 组合逻辑电路的 PLD 实现 例1 由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。 写出该电路的逻辑表达式： PLD实现全加器 AnBnCn AnBn AnCn BnCn AnBnCn AnBnCn PAL实现逻辑函数 试写出该电路的逻辑表达式。 练习 练习 作业 4.4.28, 4.4.30 NIT LOGO 数字电路W6L1 600+1373-600-8729 yuping@nit.zju.edu.cn 喻平 W6L1主要内容 内容回顾 1 算术运算电路 2 可编程逻辑器件 3 内容回顾 编码器与译码器 数据分配器和选择器 利用译码器和数据选择器实现逻辑函数 数值比较器 W6L1主要内容 内容回顾 1 算术运算电路 2 可编程逻辑器件 3 半加器和全加器 @在两个二进制数相加时，不考虑低位来的进位的相加 ---半加 @在两个二进制数相加时，考虑低位进位的相加 ---全加 加法器分为半加器和全加器两种。 半加器 全加器 两个1位二进制数相加: 半加器 不考虑低位进位，将两个1位二进制数A、B相加的器件。 半加器的真值表 逻辑表达式 1 0 0 0 C 0 1 1 1 1 0 1 0 1 0 0 0 S B A 半加器的真值表 B A B A S + = 如用与非门实现最少要几个门? C = AB 逻辑图 全加器 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 C S C B A 全加器 构建全加器的其他方法 你能用74x151\74x138设计全加器吗? 用这两种器件组成逻辑函数产生电路,有什么不同? 加法器的应用 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 全加器真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 C S C B A ABC有奇数个1时S为1； ABC有偶数个1和全为0时 S为0。 ---用全加器组成三位二进制代码 奇偶校验器 用全加器组成八位二进制代码 奇偶校验器，电路应如何连接？ 多位加法器:串行进位加法器 （1）串行进位加法器 如