EDA技术与Verilog设计.ppt

EDA技术与Verilog设计 现代EDA技术的特征 1.5 EDA技术的发展趋势 * * EDA技术与Verilog设计 第1章 EDA技术概述 1.1 EDA技术及其发展 1.2 Top-down设计与IP核设计 1.3 EDA设计的流程 1.4 常用的EDA软件工具 1.5 EDA技术的发展趋势 1．电子CAD（Computer Aided Design） 2．电子CAE（Computer Aided Engineering） 3．EDA（Electronic Design Automation） EDA技术及其发展 EDA（Electronic Design Automation） 就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。 EDA技术的应用范畴 在FPGA上实现DSP应用 EDA技术的新发展 嵌入式处理器软核的成熟 自主知识产权 电子技术领域全方位融入EDA技术 电子领域各学科的界限更加模糊、互为包容 更大规模的FPGA和CPLD器件不断推出 IP核的广泛应用 SoC高效低成本设计技术的成熟 1．硬件描述语言设计输入 2．“自顶向下”设计方法（Top-down） 3．开放性和标准化 4．高层综合与优化 Top-down设计 Top-down的设计须经过“设计—验证—修改设计—再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。 1.2 Top-down设计与IP核设计 Bottom-up设计，即自底向上的设计，由设计者调用设计库中的元件(如各种门电路、加法器、计数器等) ，设计组合出满足自己需要的系统 缺点：效率低、易出错 Bottom-up设计 IP（Intellectual Property）：原来的含义是指知识产权、著作权，在IC设计领域指实现某种功能的设计。 IP核（IP模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。 IP复用（IP reuse） IP(Intellectual Property)核 软IP--用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。 固IP--完成了综合的功能块。 硬IP--供设计的最终阶段产品：掩膜。 IP核与SOC设计 SOC： SYSTEM ON a CHIP 1. 原理图输入(Schematic diagrams ) 2、硬件描述语言 (HDL文本输入) 设计输入（Design Entry） 1.3 EDA设计的流程 （1）ABEL-HDL （2）AHDL （3）VHDL （4）Verilog HDL IEEE标准 硬件描述语言与软件编程语言（C、PASCAL等）有本质的区别 综合（Synthesis） 将较高层次的设计描述自动转化为较低层次描述的过程 ◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL） ◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器） ◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示 综合器是能够自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路结构网表的工具 C、ASM... 程序 CPU指令/数据代码： 010010 100010 1100 软件程序编译器 COMPILER 软件编译器和硬件综合器区别 VHDL/VERILOG. 程序 硬件描述语言 综合器 SYNTHESIZER 为ASIC设计提供的 电路网表文件 （a）软件语言设计目标流程 （b）硬件语言设计目标流程 适 配 适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件 对CPLD器件而言，产生熔丝图文件，即JEDEC文件；对FPGA器件则产生Bitstream位流数据文件 仿真（Simulation） 功能仿真（Function Simulation） 时序仿真（Timing Simulation） 仿真是对所设计电路的功能的验证 编程（Program） 把适配后生成的编程文件装入到PLD器件中的过程， 或称为下载。 通常将对基于EEPROM工艺的非易失结构PLD器件的下载称为编程（Program），将基于SRAM工艺结构的PLD器件的下载称为配置（Configure）。 1.4 常用的EDA软件工具 集成的CPLD/FPGA开发工具 逻辑综合工具 仿真工具 其他设计工具 集成的CPLD/FPGA开发工具 逻辑综合工具（Synthesis To