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第二章 VHDL语言程序的基本结构 本章内容: VHDL语言设计的基本单元及其构成 VHDL语言构造体的子结构描述 块语句 进程语句 子程序语句 包集合、库及配置 完整VHDL语言程序结构 2.1 VHDL语言设计的基本单元及其构成 VHDL语言程序是用于描述硬件连接的结构性程序，采用文本文件编写。 硬件电路模块具有外部接口和内部结构。 VHDL语言程序设计的基本单元 VHDL语言程序设计的基本单元由实体说明(Entity Declaration)和构造体定义(Architecture Definition)两部分构成。 实体说明部分：规定设计单元的输入输出接口信号或引脚。 构造体定义部分：定义设计单元的具体构造和操作(行为)。 1. 实体说明 entity 实体名 is [类属参数说明]；--确定局部常量或实体时限 [端口说明]； --确定输入/输出端口数量及类型 end entity 实体名； generic（[类属常量名：类型 [：=静态表达式]； …… [类属常量名：类型 [：=静态表达式]）； 3)端口说明格式: port (端口名[，端口名]：方向 数据类型名； …… 端口名[，端口名]：方向 数据类型名)； 端口说明语法要点 (1) 端口名是赋予每个外部引脚的名称； (2) 端口方向：定义外部引脚的信号方向是输入还是输出 。 (3) 端口数据类型 所有端口都必须规定其数据类型，VHDL语言中有10种数据类型，在数字电路设计中最常用的类型为：bit 和 bit_vector 。 Bit:单个逻辑量 Bit_vector:逻辑数组、总线逻辑量 在VHDL语言的标准库IEEE库当中的包集合std_logic_1164提供的std_logic和std_logic_vector分别与bit和bit_vector对应，完全等效。只是在使用时要声明使用了该包集合。下面给出一个例子。 2. 构造体（结构体） 具体指明基本设计单元的行为、元件及内部的连接关系，也就是说它定义了设计单元具体的功能 。 2) 构造体的命名 每个构造体必须属于一个实体； 每个构造体必须有一个名称： 命名要符合命名规则 命名可根据设计者 采用何种描述方式 来描述模块的功能来命名，给阅读程序的人带来方便。 如： beh (行为描述，基本设计单元的数学模型描述) rtl (寄存器传输描述，数据流描述) str (结构描述，逻辑元件的连接) 例： architecture str of mux2_1 is 3) 定义语句位于is--begin 之间 ： 例：architecture beh of mux2_1 is signal nes1 : bit; --内部连接信号无须说明方向 … begin … end architecture beh; 4) 并行处理语句 begin--end 之间语句部分是各种并行语句，具体地描述构造体的行为及其连接关系，各语句处于并列状态，执行时不分先后次序 。 练习 library ieee; use ieee.std_logic_1164.all; entity kdecoder38 is port (din: in std_logic_vector(2 downto 0); en: in std_logic; dout: out std_logic_vector(7 downto 0)); end entity kdecoder38; 练习 编写一个n选1数据选择器的实体说明，n在类属参数说明中设定，数据类型为整型integer，设n＝4，输入输出端口数据类型使用std_logic 和std_logic_vector。 2.2 VHDL语言构造体的子结构描述 一个构造体可以用几个子结构来构成，即使用相对比较独立的几个模块来构成。VHDL有以下三种形式的子结构描述语句： 块(block)语句结构； 进程(process)语句结构； 子程序(subprograms)语句结构。 过程(procedure)语句 函数(function) 语句 1. 块语句结构描述 2) 块和子原理图的关系 3) 块内语句的并发性 begin到end block cale之间的语句为并发执行语句。 4) 卫式块(guarded block) 实现块的执行控制