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数字钟设计中N进制计数器的实现方法对比分析 　　【摘 要】 “数字钟的设计”是高职院校乃至本科院校《数字电子技术》课程设计中的一个重要设计项目，设计方法有许多种，但作为课程设计通常采用中规模集成电路设计组成数字钟，其中带显示的计数器设计是一个重要模块。集成计数器芯片常见的多为十进制计数器和四位二进制计数器，每一种集成计数器的功能和使用方法都不尽相同，本文对比分析了几种不同的中规模集成计数器芯片设计N进制计数器的方案，从而扎实掌握计数器的应用，切实符合数字系统设计要求。 　　【关键词】 中规模集成计数器 N进制 数字钟 　　计数器常见的多为十进制计数器和四位二进制（十六进制）计数器，但实际的数字系统根据要求不同需要各种进制的计数器。在实际工作中，任意进制计数器主要是利用集成计数器来构成。比如：数字钟的设计中需要六十进制、二十四进制或十二进制计数器，实现这些计数器可以选择不同型号的计数器芯片，但实现的方法却各不相同。本文就如何应用常用中规模集成计数器芯片实现数字钟中任意N进制计数器的方法进行分析与探讨。 　　1 任意进制计数器实现方法 　　利用集成二进制或集成十进制计数器芯片可以方便地构成任意进制计数器。采用的方法有两种，一种是“反馈清零法”，另一种是“反馈置数法”。即需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。 　　1.1 馈清零法 　　反馈清零法适用于有清零输入端的集成计数器，截住计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零状态重新开始计数。清零信号的选择与芯片的清零方式有关。设产生清零信号的状态为反馈识别码Na。当芯片为异步清零方式时，可用状态N作为反馈识别码，Na=N，通过门电路组合输出清零信号，使芯片瞬间清零，即第Na个状态存在时间极短，故其有效循环状态从0～（Na-1）共N个，构成N进制计数器。当芯片为同步清零方式时，可用状态Na=N-1作为反馈识别码，通过门电路组合输出清零信号，使芯片在CP到来时清零，保留的有效状态是0～Na，也同样构成N进制计数器。 　　1.2 置数法 　　利用具有置数功能的计数器，截取Nb～Na之间的N个有效状态，构成N进制计数器。当计数器的状态循环到Na时，由Na构成反馈信号提供置数指令，由于事先将并行数据输入端置成了Nb的状态，所以置数指令到来时，计数器输出端必然被置成Nb，再来计数脉冲，计数器将在Nb基础上继续计数，直至循环到Na，又进行新一轮置数、计数功能。这里将提供置数反馈信号的Na称反馈指数码，它的确定与计数器的置数方式有关。如果是异步置数，则应令Na=Nb+N；如果是同步置数，则应令Na=Nb+N-1。 　　可见，在采用“反馈清零法”和“反馈置数法”构成任意进制计数器时，一定要先了解计数器的清零方式和置数方式。常见中规模集成计数器的清零和置数方式如表1所示。 　　2 各种常见集成计数器实现数字钟计数器的方法与区别 　　数字钟计数器不仅要求能计数，而且要能够驱动译码显示电路显示十进制数码，因而用二进制计数器实现和用十进制计数器实现数字钟计数器是有区别的，在设计电路时往往容易忽视，值得分析与探究。时钟计数器的秒、分计数器为60进制，时计数器可以是24进制也可以是12进制。在选择计数器芯片时，需先通过功能表了解计数器的计数方式、清零方式、级联方式等各种功能，然后再确定方案。 　　2.1 十进制计数器实现数字钟计数器 　　2.1.1 步十进制计数器的实现方法 　　时、分、秒计数器用集成二-五-十进制异步加法计数器74LS90来实现比较简单，一般利用“反馈清零法”。 　　74LS90为十进制计数器，可构成8421和5421两种编码的十进制计数器。如果计数脉冲从CPA端输入，从QA端输出，则是二进制计数器；如果从CPB端输入，从QDQCQB输出，则是异步五进制加法计数器；当QA和CPB端相连，时钟脉冲从CPA端输入，从QDQCQBQA端输出，则是8421码十进制计数器；当CPA端和QD端相连，时钟脉冲从CPB端输入，从QDQCQBQA端输出，则是5421码十进制计数器。输出端QDQCQBQA接一译码器，经过译码后接至数码管单元的共阴数码管，即可显示相应的数字。 　　一个十进制计数器只能显示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级连使用。由74LS90构成60进制计数器，需将两片74LS90各连接成8421码十进制计数器（QA和CPB端相连，时钟脉冲从CPA端输入）后级联，级联用低位芯片的QD输出触发高位芯片的CPA端。低位芯片74LS90（1）设计成10进制加法计数器，高位芯片74LS90（2）设计成6进制加法计数器，采用反馈清零法，即当十位计数状态为QdQcQbQa=0110时，计数器归零。图1