第5章存储体系和结构03解说.ppt

5.4 主存储器的连接与控制 8086微处理器的地址线A19～A1同时送至两个存储体，BHE（高位存储体）和最低位地址线A0用来选择一个或两个存储体进行数据传送。BHE A0 特征 0 0 全字（规则字）传送 0 1 在数据总线高8位上进行字节传送 1 0 在数据总线低8位上进行字节传送 1 1 备用 5.4 主存储器的连接与控制 3.32位存储器接口 32位微处理器的存储器系统由4个存储体组成，每个存储体的存储空间为1GB，存储体选择通过选择信号BE3 、BE2 、BE1 和BE0 实现。如果要传送一个32位数，那么4个存储体都被选中；若要传送一个16位数，则有2个存储体（通常是BE3 和BE2 或者BE1 和BE0 ）被选中；若传送的是8位数，只有一个存储体被选中。 5.4 主存储器的连接与控制 存储体 3 FFFFFFFFH FFFFFFFEH FFFFFFFDH FFFFFFFCH ___ BE0 ___ BE1 ___ BE2 ___ BE3 D15 ～D8 D23～D16 D31 ～D24 存储体 2 存储体 1 存储体 0 D7 ～D0 5.4 主存储器的连接与控制 4.64位存储器接口 64位微处理器的存储器系统由8个存储体组成，每个存储体的存储空间为512MB（Pentium）或8GB（Pentium Pro)，存储体选择通过选择信号BE7 ～BE0 实现。如果要传送一个64位数，那么8个存储体都被选中；如果要传送一个32位数，那么4个存储体都被选中；若要传送一个16位数，则有2个存储体被选中；若传送的是8位数，只有一个存储体被选中。 5.4 主存储器的连接与控制 CPU与存储器的连接时应注意的问题 1．CPU总线的带负载能力 2． CPU的时序与存储器的存取速度之间的配合 3．存储器的组织、地址分配与片选问题 第5章 5.1 存储系统的组成 5.2 主存储器的组织 5.3 半导体随机存储器和只读存储器 5.4 主存储器的连接与控制 5.5 提高主存读写速度的技术 5.6 多体交叉存储技术 5.7 高速缓冲存储器 5.8 虚拟存储器 5.5 提高主存读写速度的技术 5.5.1主存与CPU速度的匹配 过去，主存的速度通常以纳秒（ns）表示，而CPU速度总是被表示为兆赫兹（MHz），最近一些更快更新的主存也用MHz来表示速度。 主存总线的速度与CPU总线速度相等，那么主存的性能将是最优的。然而通常主存的速度落后于CPU的速度，两者之间存在着很大的差距，这就是为什么需要高速缓冲存储器（Cache）的原因。 5.5 提高主存读写速度的技术 5.5.2 内存的发展 FPM DRAM EDO DRAM SDRAM DDR SDRAM DDR2、DDR3 和DDR4 SDRAM Rambus DRAM 5.5 提高主存读写速度的技术 5.5.3 多通道内存技术 1. 双通道内存技术 双通道内存技术，就是在北桥芯片组里制作两个内存控制器，这两个内存控制器是可以相互独立工作的。在这两个内存通道上，CPU可以分别寻址、读取数据，从而可以使内存的带宽增加一倍，理论上数据存取速度也相应增加一倍。 5.5 提高主存读写速度的技术 2. 三通道内存技术 Core i7处理器抛弃了前端总线而采用QPI总线，同时将内存控制器从北桥中成功转移到CPU中，内存与处理器之间采用点对点连接设计，内存里的数据可由内存总线直接传送给处理器，使得内存读取延迟大幅减少。 三通道将内存总线位宽扩大到了64×3=192位，同时采用DDR3 1333内存，因此其内存总线带宽达到了1333MHz×192÷8 =32GB/s，内存带宽得到巨大的提升。三通道内存的理论性能也能比同频率双通道内存提升50%以上。 第5章 5.1 存储系统的组成 5.2 主存储器的组织 5.3 半导体随机存储器和只读存储器 5.4 主存储器的连接与控制 5.5 提高主存读写速度的技术 5.6 多体交叉存储技术 5.7 高速缓冲存储器 5.8 虚拟存储器 5.6 多体交叉存储技术 5.6.1并行访问存储器 在高速的计算机中，普遍采用并行主存系统，即在一个存取周期内可以并行读出多个字，依靠整体信息吞吐率的提高，以解决CPU与主存之间的速度匹配问题。 多个并行工作的存储器共有一套地址寄存