4数字集成电路设计第四讲PLD与Verilog题稿.pptx

数字集成电路设计 今天的话题 数字集成电路设计流程 FPGA Verilog HDL 3 Design Abstraction Levels n+ n+ S G D + DEVICE CIRCUIT GATE MODULE SYSTEM 课前摸底问题 Verilog中什么是RTL? RTL寄存器传输级（register-transfer level, RTL）是一种对同步数字电路的抽象模型，这种模型是根据数字信号在硬件寄存器、存储器、组合逻辑装置和总线等逻辑单元之间的流动，以及其逻辑代数运作方式来确定的。 如果使用硬件描述语言来设计数字集成电路，设计人员通常并不在晶体管级进行设计，而是在更高的抽象级别（层次）进行工程设计。在硬件描述语言中，设计人员只需要声明寄存器（就像在计算机编程语言中声明变量一样），然后使用类似计算机编程中的条件（if...then...else）、选择（case）等运算符来描述组合逻辑的功能。我们把上述这样级别的设计成为寄存器传输级的设计。这个术语主要是指我们的关注点为信号在寄存器之间的流动。 课前摸底问题 什么是“逻辑综合” （Logic Synthesize）? 逻辑综合（英语：logic synthesis）是所设计数字电路的高抽象级描述，经过布尔函数化简、优化后，转换到的逻辑门级别的电路连线网表的过程。 集成电路设计流程与软件：Synopsys为例 7 Functional simulation Logic synthesis DFT synthesis NETLIST ATPG Pre-layout simulation STA Formal verification Place Route Post Simulation Sign-off VCS Design Compiler Design Vision DFT Compiler Primetime Formality ?IC Compiler VCS RTL Coding Milkyway Environment VCS( verilog compiled simulator )VCS是编译型Verilog模拟器。功能仿真与检测。 Design Vision“综合工具”Synthesizes 可测性设计(DFT, Design For Test) Formality形式验证，形式验证是一种集成电路设计的验证方法，通过使用形式证明的方式来验证一个设计的功能是否正确:等价性检查（Equivalence Checking）、形式模型检查（Formal Model Checking，也被称作特性检查）和定理证明（Theory Prover） TetraMax : Automatic Test Pattern Generation(ATPG)自动测试向量生成是在半导体电器测试中使用的测试图形向量由程序自动生成的过程 PrimeTime Design Compiler: STA工具 静态时序分析（英语：Static Timing Analysis, STA），或称静态时序验证，是电子工程中，对数字电路的时序进行计算、预计的工作流程，该流程不需要通过输入激励的方式进行仿真 ?IC Compiler： layout 版图设计工具 Star-RCXT：版图后仿真 JupiterXT Hercules DRCLSC PrimeTime：signoff 工具 ASIC特点和分类 按设计方法 全定制，各层掩模按特定电路功能专门制造 半定制，有约束性的设计 门阵列：预先制好的硅阵列，包含基本逻辑门和触发器，片上留有布线区 标准单元：将预先配置好的经过测试有一定功能的逻辑块作为标准单元，存放在数据库，供设计时调用，在版图级完成与电路一一对应的最终设计 PLD ASIC设计方法 ASIC的设计方法 IP核概念 IP核复用技术 IP核的基本概念 IP，原意知识产权，著作权。 在IC设计领域，可理解为用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 与IC工艺无关，可以移植到不同的半导体工艺中 IC设计复用：复用以前的IP，利用已有的或第三方IP作为宏单元进行系统集成，形成完整的系统。 IP核种类 IP核种类----硬核，固核，软核 硬核 以版图形式描述 基于一定设计工艺，设计者不能修改，系统设计布局布线难，灵活性较差 有效保护知识产权 固核 由RTL描述和可综合的网表组成 可在系统级重新布局布线，按规定增减部分功能 实现技术不能更改，不同厂家固核不能互换，灵活性较差 软核 完全用HDL语言描述 与实现技术无关，可按需要进行修改 可在系统设计中重新布局布线灵活性较大 时序不确定，增加系统设计后测试的难度 IP核内容 IP核内