第十二章隔离题材.pptVIP

引言;随着集成电路的发展，隔离工艺不但成为提高集成度的关键，而且还直接影响电路的性能，因此隔离工艺的改进，成为半导体集成技术的重要课题之一，它基本上可分为三类：（1）pn结隔离。（2）介质隔离。（3）pn结-介质混合隔离。下面作一些简单的介绍。 ;12-1 pn结隔离;1.基本原理;2.工艺中的几个问题 pn结隔离工艺流程如下图所示;（1） 衬底材料的选择 为了实现pn结隔离，衬底材料必须选用p型单晶，以便和n型外延层之间形成pn结。这一pn结击穿电压的大小主要取决于衬底电阻率的高低。从提高击穿电压和减小隔离结寄生电容考虑，衬底的电阻率高一点好。但选得过高，在长时间的隔离扩散中，会增加外延层向衬底的推移，使隔离时间加长。同时高阻的单晶较贵，因此电阻率不能取得太高，在一般电路中为8到13欧姆厘米。为了得到平坦均匀的扩散结面，还应选用＜111＞ 晶向的硅单晶。厚度一般为300到350微米，应选用位错密度较低（一般应小于3000个/平方厘米），有害杂质少的硅单晶片。;（2）隐埋层扩散杂质源的选择 为了降低集电极串联电阻，在集成电路中必须引入隐埋层，即在集电区外延层下面隐埋一层低电阻率的 薄层，以减小集电极的体电阻，降低饱和压降，同时要求 隐埋层在以后的热处理过程中尽量减少推移，以免使集电结击穿电压下降。因此应选择在硅中的固溶度大，而扩散系数小的杂质为扩散源。根据以上分析，最好的杂质源应该是砷，但是砷的剧毒性妨碍了砷的广泛使用，为此历史上采用锑源较多。现在采用掺砷二氧化硅乳胶源已逐渐较多。;（3）外延层电阻率的选择 外延层质量的好坏，对器件性能及隔离性能都有影响。外延层电阻率越高，晶体管集电结电容及隔离寄生电容就越小，并且集电结击穿电压也越高。由此，应取较高的电阻率。但从降低晶体管的饱和压降考虑，要求外延层电阻率取得低些好。从隔离工艺本身来讲，希望外延层电阻率高一些，以减少外延层的推移深度，从而缩短隔离扩散的时间。因此应兼顾各项要求，进行合理地选择。对于数字电路，一般选用电阻率为0.3到0.5欧姆厘米。 ;;外延层的反扩散，相当于外延层加厚。所以考虑隔离扩散深度时，必须把外延层推移深度计算在内，即隔离扩散的深度应大于外延层厚度与外延层推移深度之和。外延层推移深度可由下式计算出来。;;（5）外延层厚度的考虑 从隔离工艺考虑，减小外延层厚度可以减小隔离区的尺寸，从而减小隔离寄生电容，缩短隔离扩散所需时间。但外延层的厚度不可能很薄，它受到以下因素的限制： 1.它要大于硼扩散基区结深与集电极反向势垒宽度之和。一般电路中为2.5到3.0微米。 2.隐埋层的反扩散。隐埋层表面浓度很高（约 ），在各次氧化及扩散等高温热处理过程中，隐埋层也将向四周扩散。埋层反扩散的结果，使外延层杂质浓度增大。如果这个区域推移到了基区边缘，就会大大降低bc结的击穿电压。在各次氧化和扩散中，以隔离扩散的温度最高，时间最长，因此，隐埋层向外延层中推移的深度基本上取决于隔离扩散，仍 可采用外延层向衬底推移深度的计算方法。;例如，当隐埋层表面浓度为 ，外延层电阻率为;（1） 外延层电阻率太低，因而造成外延层向衬底推移深度较多。（2）外延层较厚。（3）隔离区上有二氧化硅或系统漏气，杂质不能很好地扩入硅片。;三、pn结隔离的优缺点;（2）隔离引起寄生效应。由于pn结具有电容效应，因此，pn结隔离后使得晶体管的集电极和衬底之间，以及集电区周围与p型隔离墙之间有电容耦合，随着频率的升高，其耦合作用增强。因此，在高频放大器和高速数字电路中，这种隔离方法就不适用了。 ;（3）考虑到隔离扩散时的横向扩散，耗尽层以及套准误差等，隔离墙和元件之间要有一定的距离，在一个晶体管的隔离岛中，晶体管本身的面积只占30%到40%，对提高集成度十分不利。 （4）pn结隔离的抗辐射能力差，受温度影响大。 为此，人们对标准pn结隔离进行了适当地改进，产生了一些新的隔离技术，如对通隔离、三次掩膜隔离、集电极扩散隔离等。;12-2 介质隔离 介质隔离就是把包围隔离岛的反向pn结用绝缘性能良好的介电材料来代替。它主要用于对隔离性能有特殊要求的高频线性放大集成电路和超高速数字集成电路中。 绝缘介质可以是二氧化硅、氮化硅等。二氧化硅是目前最常用的一种介质。;一、二氧化硅介质隔离;二氧化硅介质隔离工艺流程如下： （1）n型硅单晶的选择 单晶材料电阻率、晶向、位错、少子寿命的选择都应根据电路元件的电参数来决定。对于数字电路，其参数和pn结隔离中外延层的要求类同。 单晶片厚度由腐蚀刻槽深度决定，要求刻槽后硅片最薄的地方厚度不小于200微米，以保证硅片的机械强度，因此硅片厚度约300微米。为保证显示图形的一致性，把单晶片按小于10微米的误差