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VHDL组合逻辑电路的设计
; 在前面的各章里，分别介绍了VHDL语言的语句、语法以及利用VHDL语言设计硬件电路的基本方法，本章重点介绍利用VHDL语言设计基本组合逻辑模块的方法。 ;a b y
0 0 0
0 1 1
1 0 1
1 1 0;例：采用数据流描述方式设计的异或门
（依据真值表）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY xor2_v2 IS
PORT(a,b: IN STD_LOGIC;
y: OUT STD_LOGIC);
END xor2_v2;
ARCHITECTURE dataflow OF xor2_v2 IS
BEGIN
PROCESS (a,b)
VARIABLE comb : STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
comb := a b; ;CASE comb IS
WHEN 00= y =0;
WHEN 01= y =1;
WHEN 10= y =1;
WHEN 11= y =0;
WHEN OTHERS = y =X;
END CASE;
END PROCESS;
END dataflow; ; 二输入异或门的仿真波形 ; ; ;8线—3线编码器逻辑表达式：
A2=I4+I5+I6+I7
A1=I2+I3+I6+I7
A0=I1+I3+I5+I7 ; A2 = I4 OR I5 OR I6 OR I7;
A1 = I2 OR I3 OR I6 OR I7;
A0 = I1 OR I3 OR I5 OR I7;
END behave;; ; ; ; ;5.3 优先编码器; ; 各输出端的逻辑方程; ; ; ; 74148优先编码器的仿真波形 ;注意：采用数据流编写优先编码器时，因为VHDL语言目前还不能描述任意项，即下面的语句形式是非法的：
WHEN “0XXXXXXX”=A=“000”；
因此不能用CASE语句来描述74148 。采用IF语句对74148进行了逻辑描述 如下：;ARCHITECTURE dataflow OF prioritycoder83_v2 IS
BEGIN
PROCESS(EI,I)
BEGIN
IF(EI=1)THEN
A = 111;
GS = 1;
EO = 1;
ELSIF (IAND EI=0)THEN
A = 111;
GS = 1;
EO = 0;; ; ;ELSIF (I(1)=0 AND EI=0)THEN
A = 110;
GS = 0;
EO = 1;
ELSE (I(0)=0 AND EI=0)THEN
A = 111;
GS = 0;
EO = 1;
END IF;
END PROCESS;
END dataflow;; ;5.4 译码器; ; ; ; ; ; 使能 地 址 选 择 Y Y b
G A2 A1 A0
1
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