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2014 年春《FPGA 技术》考试题型示范 一、单项选择题（每题 2 分，共 12 分） 1． 大规模可编程器件主要有 FPGA 、CPLD 两类，下列对 CPLD 结构与工作原理 的描述中，正确的是（ ）。 A.CPLD 即是现场可编程逻辑器件的英文简称； B.CPLD 是基于查找表结构的可编程逻辑器件； C.早期的 CPLD 是从 GAL 的结构扩展而来； D. CPLD 可以达到比 FPGA 更高的集成度，也具有更复杂的布线结构和逻辑实现。 2 ． 不完整的 IF 语句，其综合结果可实现（ ）。 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 二、问答题（每题 5 分，共 20 分） 1．简要说明一下功能仿真和时序仿真的异同。设计过程中如果只做功能仿真，不 做时序仿真，设计的正确性是否能得到保证。 2. 基于 EDA 软件的 FPGA / CPLD 设计流程为？ 三、程序分析（共 27 分） 1、程序补充完整 空（1） shifter(空（2 ）,clr,dout); input din,clk,clr; Output 空（3 ）dout; reg[7 ：0] dout; always @(posedge clk or posedge ) begin if (空（4 ）) dout= 8 else begin dout = dout 1; dout[0] = din; end 空（5 ） endmodule ２.分析 test22 模块功能 1）说明其中任务my_and 的功能。 2 ）根据测试文件test_tp 所描述的时间和激励信号输入，绘出相应的输入输出功能仿真 1 波形图。 module test22 (code,a,b,c); input[1:0] code; input[3:0] a,b; output[4:0] c; reg[4:0] c; task my_and; input[3:0] a,b; output[4:0] out; integer i; begin out[4]=1b0; for(i=3;i=0;i=i-1) out[i]=a[i]b[i]; end endtask always@(code or a or b) begin case(code) 2b00: my_and(a,b,c); 2b01: c=a|b; 2b10: c=a-b; 2b11: c=a+b; default : c = 4b0000; endcase end endmodule 测试文件 `timescale 1ns/100ps module test_tp; reg[3:0] a,b; reg[1:0] code; 2 wire[4:0] c; parameter DELY = 100; test22 u1(code,a,b,c); initial begin code=4d0; a= 4b0000; b= 4b1111; #DELY code=4d0; a= 4b0111; b= 4b1101; #DELY code=4d1; a= 4b0001; b= 4b0011; #DELY code=4d2; a= 4b1001; b= 4b0011; #DELY code=4d3; a= 4b0011; b= 4b0001; #DELY code=4d3; a= 4b0111; b= 4b1001; #DELY $finish; end endmodule 3.画出下面程序描述的有限状态机的状态转移图 module fsm (Clock, Reset, A, F, G); input Clock, Reset, A; output F,G; reg F,G; reg [1:0] cur_state ; parameter Idle = 2’b00, Start = 2’b01,