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《数字逻辑》总复习测试题参考答案;8. 已知 运用规则，求F’= ， = 。;二. 简答题（每题5分）;5. 根据给定的Moore型状态表画出状态图。;7. 填写下列逻辑函数的卡诺图并求最简与或式和最简或与式。;9. 画出下列同步时序电路Q1Q0初态为00时的波形图并说明电路功能。;11. 用隐含表法化简给定的同步时序电路原始状态表，生成最小状态表。;13. 已知逻辑函数F、G的卡诺图，填写Y=F⊕G的卡诺图，并求Y的最简与非式。;15. 根据给定的波形，画出高有效使能D锁存器和上升沿D触发器初态均为0时的输出波形。;;三、综合分析题（每题8分）;2. 分析数据选择器74LS151构成的逻辑电路功能。 （1）写出逻辑表达式； （2）说明电路功能； （3）用Verilog HDL描述电路功能。;3. 分析图示电路实现的逻辑功能，并建立实现该功能的Verilog HDL模型。;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.;4. 分析给定组合电路。 （1）写出输出表达式； （2）列真值表并说明电路的综合功能； （3）建Verilog HDL模型。;5. 分析电路，填写表格，建Verilog HDL模型。;6. 状态图如（a）所示，请将次态/输出填在（b）表中。若状态分配方案为：A、B、C、D分别对应Q1Q0的取值00、01、10、11，请将分配后的编码填在（c）表中。当X=0时，它的功能是 两位二进制加1计数器 ，当X=1时，它的功能是 两位二进制减1计数器 。;7. 分析图示同步时序电路。（10分） （1）写出激励方程和输出方程； （2）作激励 / 状态转换表； （3）画初态Q1Q0=00时，输入x，Q1、Q0、Z的波形图。 （4）说明电路功能。;8. 画出图示同步时序电路初态Q3Q2Q1=001时的状态转换图，分析自启动特性。建立可自启动的Verilog HDL模型。;9. 分析74LS163构成的电路功能。 （1）画出上电清0后，电路的状态转换序列； （2）说明电路功能。;;B3 B2 B1 B0;;12. 分析图示电路，写出启动清玲后电路的状态转换序列，说明功能并建立Verilog HDL 模型。;13. 根据状态图建立状态转换表，说明电路功能并建立Verilog HDL模型。;四、设计题;2. 用Verilog HDL描述满足下列要求的3—8译码器：（10分） （1）一个低有效使能端； （2）译码输出高有效。;3. 用Verilog HDL描述一个高有效使能的8位四选一。要求先画出模块框图， 再进行描述。（8分）;4. 用Verilog HDL描述一个代码转换电路，要求如下：（8分） （1）电路输入为8421码，电路输出为2421码； （2）电路具有一个高有效使能端； （3）电路有一个输出标志，当使能无效或输入伪码时，该标志为1；否则为0。;5. 用Verilog HDL描述一个8位数据并行传输时，符合奇校验约定的校验位发生器。（5分）;7. 用Verilog HDL描述一个具有高有效同步置位、同步清零的下升沿D触发器。（5分）;8. 用Verilog HDL描述一个满足下列要求的计数器。（10分） （1）下降沿（0~47）10 加1计数； （2）电路具有一个低有效的异步清零端； （3）电路具有一个高有效的计数使能端； （4）电路具有一个高有效的循环进位（RCO）输出端。;9. 用Verilog HDL描述一个余3码可逆计数器。当x=0时，加1计数；当x=1时， 减1计数。（8分）;10. 用Verilog HDL描述一个左移循环一个“0”的4位环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分）;11. 用Verilog HDL描述一个4位右移扭环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分）;12. 画出“011”序列检测器的原始状态图，再用Verilog HDL建模。（10分）;13.