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3 更复杂电路的VHDL描述 3.1 计数器的VHDL描述 时序电路中，一般计数器的输入/输出信号包括： n Q Entity CLK 电路设计 ？ Architecture - 1 - 西安电子科技大学国家级精品课程数字电路与系统设计 【例1】: 4位二进制加法计数器 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER range 15 downto 0 ) ; END ENTITY CNT4 ; ARCHITECTURE bhv OF CNT4 IS n Q BEGIN CLK PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; ? 注意 END IF; END PROCESS ; 注意：(1) Q的端口模式为BUFFER ； END bhv; (2) Q的数据类型为INTEGER 。 【例1】: 4位二进制加法计数器 注意 表面上，BUFFER具有双向端口INOUT的功能，但 实际上其输入功能是不完整的，它只能将自己输出的 信号再反馈回来，并不含有IN的功能。 表达式Q = Q + 1的右项与左项并非处于相同的时刻内， 对于时序电路，除了传输延时外，前者的结果出现于 当前时钟周期；后者，即左项要获得当前的Q + 1 ，需 等待下一个时钟周期。 - 3 - 西安电子科技大学国家级精品课程数字电路与系统设计 【例1】: 4位二进制加法计数器 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER range 15 downto 0 ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; --如何理解？ 注意 END IF; END PROCESS ; 注意：在使用整数时，VHDL综合器要 END ARCHITECTURE bhv; 求必须使用“Range”限定范围， 否则无法综合。 整数（Integer）类型 VHDL 中规定，算术操作