调频信号发生器课件.pptx

调频信号发生器;方案论证与对比;;两种方案的对比;设计原理;DDS 频率合成原理相位累加器的输入为频率控制字?phase。输出正弦波时,RAM 中存有一个周期正弦波波形取样点幅度值的编码,取样点数为2N 个。在外部时钟的控制下,每来一个时钟,加法器将对被锁定的频率控制字?phase 与累加器输出的累积相位数据不断累加,输出的相位序列(即相位码) 作为地址去寻址RAM,同时使RAM 存储器将相应地址单元的离散的正弦幅度编码输出。该幅度码经过D/ A 变换后得到模拟的阶梯电压,再经过低通滤波器平滑后,得到所需的正弦信号。当累加器的累积相位数超过2N 时,将该数减去2N作为初值再从头开始累加,如此不断循环。在正弦波输出时,设DDS 的时钟频率为f clk ,频率控制字为?phase ,相位累加器的位数为N ,则DDS 的输出频率为:f o = ?phase 3 f clk / 2 N (1)其中f clk / 2 N为频率分辨率,他由相位累加器的位数N 决定。所以在DDS 结构及参考时钟确定的前提下,通过控制?phase 就可以方便地控制输出频率f o;基本流程图;MATLAB设计;Smulink模型仿真模型仿真模型仿真模型仿真 在模型编辑窗口中选择Simulink下的Statr命令，开始仿真，等待仿真结束，双击SCOP模块，打开Scope窗口。调频信号发生器的仿真结束结果如图6所示：; Signalcompiler的使用在Simulink中完成方正验证后，就需要将涉及转移到硬件上加以实现。这是整个DSP Builder设计流程中最关键的一部，据此可以获得FPGA的VHDL RLT代码。 a、分析当前的模型双击模型中的Signalcompiler模块，单机Analyze按钮后，Signalcompiler就会对模块进行分析，检验模型又没有错误。并在MATLAB主窗口弹出对话框，给出相关信心。若又错误存在，Signalcompiler就会停止分析过程。并把错误信息显示在MATLAB主窗口中；反之，在分析结束后打开Signalcompiler窗口。 b、设置Signalcompile 在Signalcompiler窗口中 ，显示三个部分： 1)项目设置选项Project Setting Options。 2)硬件编译流程 Hardware Compilation。 3)信息框Message。 Signalcompile的设置都集中在项目设置部分。在Device下拉列表中选择需要的器件系列，本实验选择Cyclone系列。在Synthesis（综合）下拉列表中选择综合器件，共又三个选择，此处选择QuartusII。 c、把模型文件MDL转换成VHDL 设置好Device和Synthesis后，右侧的硬件编译就会列出一个操作流程： 1）Convert MDL to VHDL：将MDL转换成VHDL文件。 2）Synthesis：对转换好的VHDL文件进行综合。 3）QuartusII：Quartus编译适配，生成变成文件。 单机步骤1）的图标，完成Simulink文件到VHDL文件的转换。转换完成后，在Message提示框中，显示Generated top level“fm”files，即顶层文件转换完成。若有错误在Message提示框中会有简短的提示。 d、综合Synthesis 单机步骤2）的图标，完成综合过程。 e、QuartusII适配 单机步骤3）的图标，Quartus完成编译适配的过程，生成变成文件，即.pof文件和.sof文件。 ;QuartusII设计;高速A/D转换器TLC55101）控制程序和模块。 TLC5510控制模块如图8，oe为复位信号；din[7:0]接外部时钟信号； 为 clk接外部时钟信号，与模块fm的clock相连。 2）TLC5510引脚图级说明 TLC5510 24引脚。POSP表贴封装形式(NS)。其引脚排列如图9所示：各引脚功能如下：AGND：模拟信号地；ANALOGIN：模拟信号输入端；CLK：时钟输入端；DGND：数字信号地；D1~D8：数据输出端口。D1为数据最低位，D8为最高位；OE：输出使能端。当OE为低时，D1～D8数据有效，当OE为高时，D1～D8为高阻抗；VDDA：模拟电路工作电源；VDDD：数字电路工作电源；REFTS：内部参考电压??出端之一，当使用内部电压分压器产生额定的2V基准电压时，此端短路至REFT端；REFT：参考电压引出端之二；REFB：参考电压引出端之三；REFBS：内部参考电压引出端之四，当使用内部电压基准器产生额定的2V基准电压时，此端短路至REFB端。 ;嵌入逻辑分析仪;顶层文件设计;问题分析;谢