第5节Verilog HDL.pdf

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2017-06-07 发布于湖北
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5.1 Verilog HDL简介硬件描述语言Verilog HDL (书上5，6，7章） 5.1 Verilog HDL简介内容概要内容概要 5.2 Verilog HDL设计举例 5.3 Verilog HDL模块的结构 6.1 Verilog HDL语言要素 6.2-6.5 数据类型及常量、变量一、什么是Verilog HDL 6.6 运算符 7.3 赋值语句 7.1 过程语句二、Verilog HDL的发展历史 7.4 条件语句 7.2 块语句三、不同层次的Verilog HDL抽象 7.5 循环语句 7.6 编译指示语句四、Verilog HDL的特点 7.7 任务与函数 7.8 顺序执行与并发执行补充：设计技巧补充：编写Verilog HDL源代码的标准 1 2 5.1 Verilog HDL简介 5.1 Verilog HDL简介一、什么是Verilog HDL Verilog HDL是一种用于数字逻辑电路设计的硬件描述二、Verilog HDL的发展历史语言（Hradware Description Language )，可以用来进 1983年，由GDA （GateWay Design Automation ）公行数字电路的仿真验证、时序分析、逻辑综合。司的Phil Moorby首创；用Verilog HDL描述的电路设计就是该电路的Verilog 1989年，Cadence公司收购了GDA公司； HDL模型。 1990年， Cadence公司公开发表Verilog HDL ； Verilog HDL 既是一种行为描述语言也是一种结构描述 1995年，IEEE 制定并公开发表Verilog HDL1364- 语言。 1995标准； 1999年，模拟和数字电路都适用的Verilog标准公开既可以用电路的功能描述，也可以用元器件及其之间的发表连接来建立Verilog HDL模型。