嵌入式锁相环的校验.doc

嵌入式锁相环的校验 Tom Egan , Samiha Mourad 摘要：随着现场可编程门阵列专用集成电路让来确定将开展程度]提供测试。另一种是采用类似模拟的方法。[Sunter 00]描述了一种BIST方案，该方案使用PLL的回路增益作为评判它是否正常运行的一种主要标准。 该论文阐述了我们在开发PLL校验和测试领域所做的工作，我们讨论了用于表征和校验嵌入在SOC和FPGA中PLL的一些测试。由于表征测试、原型设计测试和生产测试中没有产生差别，那么采用何种测试就靠测试人员判断和主要情况的基础上。然而，作为一个做出决定的辅助手段，这些从最简单、快速到比较复杂、有需求性的测试将会被罗列出来。 该章节剩余部分将讨论PLL的运行机制，列出测试中的各种假设和约束，最后审查用来测试的数据。随后的部分集中介绍连同设置方法的一些测试方案。由于该论文篇幅有限，细节部分将被省略，因此，更详细的论述，尤其是更复杂的测试，将会在后续的论文中谈及。 1.1 PLL的构成和运行 PLL是一种反馈控制系统，如图1所示（更详细的描述参见[Egan 98]），其输出跟随输入保持一个固定的相位值。该循环的执行情况可以采取多种形式，从纯模拟电路到软件编程[Best 99，Garleep 99]。随着PLL成为微处理器[Dunning 95]、PLD[Altera 00]、FPGA[Quicklogic 00]和SOC[Virtual 00]基本组成部分，研究者对于全数字式PLL的应用越来越感兴趣。然而，大部分PLL仍然是同时包含有数字和模拟组件的混合信号电路。 图1 PLL模型 尽管PLL可以由许多不同的组件构成，但有三个部分对于它的正常运行时极为重要的： 鉴相器——比较回路的输入、输出信号来产生一个表示相位不同的信号。检测部件的典例是一个异或门、一个触发器和相频检测器。 环路滤波器——修改鉴相器的输出，产生一个频率非常低（接近于直流）的信号。它有时可以使用外部元件，但对于嵌入式PLL，它很有可能被完全锁存在。该过滤器可以像RC一样简单，也可以像运放电路一样复杂。 振荡器——使用过滤器的输出以产生时钟信号，该时钟信号反过来用于鉴相器的输入比较。 最常用的振荡器类型都有一个电压控制装置。 其中需要重点理解的方面是每个组件的输入、输出有不同的形式。PLL的输入和振荡器的输出是高频信号，它们由它们的绝对频率表示，而鉴相器的输出表示（输入、输出信号的相位）差别。环路过滤器的输出代表着振荡器的最终频率（如图3所示）。这些观测非常重要，因为它们表明环路的不同部分代表着在不同方式下的环路状态。一些点（如滤波器输出）比另外一些点（鉴相器输出）更容易地诠释在测试中哪些点可以使测试变得更有价值。 图2 PLL带宽 1.2针对测试的设计 与设计PLL不同的是，测试PLL并不需要了解整个环路参数的有关知识。毕竟测试的主要目的是找出测量值是多少，或者至少知道它们是如何影响环路的性能。尽管设计者能够准确地定义电路参数，但制造工序可以很容易地改变这些参数，以使环路性能发生巨大变化。因此，对于确定电路究竟是何种工作模式，表征是必须的。知道所有的环路参数，这当然是十分有帮助的，但在测试之前，仅仅有两个因素是必须精确掌握的：工作频率范围和环路带宽（如图2所示）。对于通过环路其他参数值来最终测量他们真实值的测试来说，这两个值在设计测试之前必须是已知的。没有它们，测试者将不得不对于从何处开始寻找环路性能方面的变化做出最好的猜测。由于这些参数决定哪些设备将被使用以及如何使用，如果不知道它们，将会需要大量的时间去试验不同的测试，来缩小找到合适方法的范围。其他参数（如零∕极点位置，阻尼因子）将主要影响输出的“形状”，然而这两个因素将决定测试中是否有输出。 2.PLL测试：约束和假设 在一个由分立元件组成的PLL中，对于测试者来说，电路中的每一个节点都是可测的，他可以随意地使用那些最有用的节点。通常最有价值的部分是VCO的控制电压，最主要的原因在于它是电路中可以用电压测量环路性能的唯一部分（如图3所示）。在电路的其他部分，环路的状态由频率、相位或者调制方式来表示。这些形式极大地限制了可供使用的仪器类型。在某些情况下，它需要现有的仪器经过修改或增强才能进行测量。但使用VCO的输入信号的确存在一些缺点。其中最主要的就是这个输入值十分敏感。任何加到该节点的噪声将会直接影响环路的性能。相反，VCO输出电压上的噪声可以被缓冲器或除法器消除，而且可以被鉴相器整个得忽略掉。在不改变环路性能的前提下来保护VCO的输入值免受噪声干扰是十分困难的。另外一个缺点就是，VCO输入端的信号并不直接被外界使用，VCO内部的次级影响可以通过某种方式改变VCO的输出，这将使