第8章可编程逻辑电路.pptVIP

module mux4_1(out,in0,in1,in2,in3,sel; output out; input [3:0]in0,in1,in2,in3; input[1:0] sel; reg out; always@(in0 orin1 orin2 orin3 orsel) begin if(sel==2′b00) out=in0 elseif(sel==2′b01) out=in1 elseif(sel==2′b10) out=in2 else out=in3 end endmodule 3、带异步复位、置位端的D触发器的描述 module DFF1(q,qn,d,clk,set,reset); input d,clk,set,reset; output q,qn; reg q,qn; always@(posedge clk or negedge set or negedge reset) begin if(! reset) begin q=0 qn=1 end else if(! set) begin q=1; qn=0; end else begin q=d; qn=~d; end end endmodule 4、8位移位寄存器电路的描述 module shifter(din,clk,clr,dout); input din,clk,clr; output[7:0] dout; reg[7:0] dout; always@(posedge clk) begin if(clr) dout=8′b0; //清0，高电平有效 else begin dout=dout1; //输出信号左移一位 dout[0]=din; //输入信号进入最低位 end end endmodule 5、8位任意模加法/减法计数器电路的描述 module updown_count(d,clk,clear,load, up_down,qd); input[7:0]d; input clk; input load; input up_down; output[7:0]qd; reg[7:0] cnt; assing qd=cnt; always@(posedge clk) begin if(!clear) cnt=8′b0;//清0，低电平有效 else if(load) cnt=d; //同步置数 else if(up_down) cnt=cnt+1;//加法计数 else cnt=cnt-1;//减法计数 end endmodule A 输入 ≥1 F EN 1 1 Q Q CLK OE D (3) 带反馈的寄存器输出结构 输入 ≥1 =1 F EN Q Q OE D CLK 1 1 可编程 A (4) 加“异或”、带反馈的寄存器输出结构 ≥1 ≥1 =1 Q Q D EN F ≥1 ≥1 ≥1 ≥1 B A 输入 CLK OE AB A+B A+B A+B (5) 算术选通反馈结构 例: 试用PAL实现下列逻辑函数。 根据逻辑函数作出的PAL逻辑电路如下： A B C ≥1 ≥1 ≥1 F1 F2 F3 × × × × × × × × × × × × 1 1 1 8.5 用Verilog HDL设计逻辑电路 Verilog HDL是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真； 利用Verilog HDL编程时，要时刻牢记Verilog是硬件语言，要时刻将Verilog HDL语句与硬件电路对应起来； 电路在物理上是并行工作（只要电源接通，所有电路都同时工作），要求在Verilog HDL的module中，所有描述语句（包括连续赋值语句assign、行为语句块always/initial、模块实例化）都是并发执行的； 电路行为的先后顺序通过时钟节拍顺序来体现。 Verilog的主要功能 基本逻辑门：