EDA技术使用教程第四版课件七章.pptVIP

ADC0809控制信号产生程序：例7-2 单进程Moore型状态机的优点： 比较容易地避免毛刺现象的出现 原因：（1）组合进程和时序进程在同一个进程 中，引入了对输出数据的锁存器； （2）输出数据的锁存器稳定了一个周期 后，能够实现各路数据的同步输出， 避免了竞争冒险现象。 缺点：比多进程状态机的输出晚一个时钟周期 * * EDA技术实用教程 第7章 有限状态机设计 二、为什么要使用状态机？ 7.1 一般有限状态机的设计 ? 有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。 ? 状态机的结构模式相对简单。 ? 状态机容易构成性能良好的同步时序逻辑模块，有效消除竞争冒险。 ? 状态机的VHDL表述丰富多样。 ? 在高速运算和控制方面，状态机更有其巨大的优势。 ? 就可靠性而言，状态机的优势也是十分明显的。 一、状态机是按预先设定的若干状态运行的顺序控制电路。 每个状态可完成若干并行的运算和操作； 状态之间进行转换。 三、 一般有限状态机的设计 1. 说明部分 ARCHITECTURE ...IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; BEGIN 通常包括以下四个部分： TYPE语句： TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 ; 或 TYPE 数据类型名 IS 数据类型定义 ; TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; 2. 主控时序进程 敏感信号：时钟。作为同步顺序电路的控制信号。 负责状态转换：CURRENT_STATE = NEXT_STATE 3. 主控组合进程 主控组合进程的任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序进程的信号），或（和）当前状态的状态值确定下一状态（next_state）的取向，即next_state的取值内容，以及确定对外输出或对内部其它组合或时序进程输出控制信号的内容。 敏感信号：CURRENT_STATE、外部输入信号。 完成次态赋值、对外输出。 4. 辅助进程 例7－1 说明部分 主控时序 接上页 S0：输出5； S1：输出8； S2：输出12； S3：输出14 主控组合 图7-2 例7-1状态机的工作时序图 复位 状态转移 保持 回初始S0 7.2 Moore型有限状态机的设计 7.2.1 多进程Moore 型有限状态机的设计 （以产生ADC0809芯片的控制信号为例） ADC0809时序控制图 PROCESS REG 时序进程 PROCESS COM 组合进程 PROCESS LATCH 锁存器 current_state next_state LOCK 状态机FSM FPGA/CPLD CLK ALE START OE ADDA EOC D[7..0] ADC0809 Q[7..0] 模拟信号输入 采样数据输出 图7-5 采样状态机结构框图 State machine 接上页 接上页 图7-6 ADC0809采样状态机工作时序 将进程COM分解为两个组合进程COM1和COM2，COM1进程负责状态转换，COM2进程负责状态译码。 例7-3（程序功能和例7-2一样） 例7-4 7.2.2 单进程Moore型有限状态机（例7-4） 接上页 波形仿真： 改为双进程： 时序进程 组合进程 二者比较，单进程特点： 单进程状态机输出避免了毛刺的产生； 单进程状态机输出在时间上落后一个时钟。 单进程 双进程 * * * * *