60进制计器.docVIP

EDA技术实验项目报告 项目题目: 带进制的计数器 姓 名： 院 系： 应用技术学院 专 业： 电子信息工程 学 号： 201015254*** 指导教师： 综合成绩： 完成时间: 2012 年 4 月 26 日 一、项目实验内容摘要 基于FPGA硬件开发板，利用QuartusII软件通过VHDL和原理图混合输入的方式实现60进制计数器； 二、项目实验源代码 六十进制计数器： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter60 IS PORT(CLK,BCD1WR,BCD10WR,CIN:STD_LOGIC; CO:OUT STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR (3 DOWNTO 0); BCD1:OUT STD_LOGIC_VECTOR (3 DOWNTO 0); BCD10:OUT STD_LOGIC_VECTOR (3 DOWNTO 0)); END counter60; ARCHITECTURE RTL OF counter60 IS SIGNAL BCD1N:STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL BCD10N:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN BCD1=BCD1N; BCD10=BCD10N; PROCESS (CLK,BCD1WR) --个位数处理进程 BEGIN IF (BCD1WR=1) THEN BCD1N=DATAIN; ELSIF (CLKEVENT AND CLK=1) THEN IF (CIN=1) THEN IF (BCD1N=9) THEN BCD1N=0000; ELSE BCD1N=BCD1N+1; END IF; END IF; END IF; END PROCESS; PROCESS (CLK,BCD10WR) --十位数处理进程 BEGIN IF (BCD10WR=1) THEN BCD10N=DATAIN (3 DOWNTO 0); ELSIF (CLKEVENT AND CLK=1) THEN IF (CIN=1 AND BCD1N=9) THEN IF (BCD10N=5) THEN BCD10N=0000; ELSE BCD10N=BCD10N+1; END IF; END IF; END IF; END PROCESS; PROCESS (BCD10N,BCD1N,CIN) --进位位处理进程 BEGIN IF (CIN=1 AND BCD1N=9 AND BCD10N=5) THEN CO=1; ELSE CO=0; END IF; END PROCESS; END RTL; 译码器 library ieee; use ieee.std_logic_1164.all; entity disp is port(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0)); end disp; architecture disp_arc of disp is begin process(d) begin case d is when 0000=q=0111111; when 0001=q=0000110; when 0010=q=1011011; when 0011=q=1001111; when 0100=q=1100110; when 0101=q=1101101; when 0110=q=1111101; when 0111=q=0100111; when 1000=q=1111111; when