第8章存储器与可编程逻辑器件.pptVIP

　３．根据存储器数据的输入/输出方式不同分类 　存储器可分为串行存储器和并行存储器。串行存储器中数据输入或输出采用串行方式，并行存储器中数据输入或输出采用并行方式。显然，并行存储器读写速度快，但数据线和地址线占用芯片的引脚数较多，且存储容量越大，所用引脚数目越多。串行存储器的速度比并行存储器慢一些，但芯片的引脚数目少了许多。 　　2．存取速度 　　　存储器的存取速度可用“存取时间”和“存储周期”这两个时间参数来衡量。“存取时间”（Access Time）是指从微处理器发出有效存储器地址从而启动一次存储器读/写操作，到该操作完成所经历的时间。很显然，存取时间越短，则存取速度越快。目前，高速缓冲存储器的存取时间已小于20ns，中速存储器在60ns到100ns之间，低速存储器在100ns以上。“存储周期”（memory cycle）是连续启动两次独立的存储器操作所需的最小时间间隔。由于存储器在完成读/写操作之后需要一段恢复时间，所以存储器的存储周期略大于存储器的存取时间。如果在小于存储周期的时间内连续启动两次存储器访问，那么存取结果的正确性将不能得到保证。 8.2　随机存取存储器（RAM） 　主要内容： 　RAM的分类与结构 　静态RAM（SRAM） 　SRAM的存储单元 　动态RAM（DRAM） 　DRAM的存储单元 8.2.1 　RAM分类与结构 　1．RAM分类 　　　　随机存储器也叫可读写存储器，它可分为双极型和MOS型存储器。双极型存储器由于集成度低、功耗大，在微型计算机系统中使用不多。目前可读写存储器RAM芯片几乎全是MOS型的。MOS型RAM按工作方式不同又可分为静态RAM（Static RAM）和动态RAM（Dynamic RAM）。 　　　　静态RAM使用触发器作为存储元件，因而只要使用直流电源，就可存储数据。动态RAM使用电容作为存储单元，如果没有称为刷新的过程对电容再充电的话，就不能长期保存数据。当电源被移走后，SRAM和DRAM都会丢失存储的数据，因此被归类为易失性内存。 　　　数据从SRAM中读出的速度要比从DRAM中读出的速度快得多。但是，对于给定的物理空间和成本，DRAM可以比SRAM存储更多的数据，因为DRAM单元更加简单，在给定的区域内，可以比SRAM集成更多的单元。 　　SRAM和DRAM可以进一步分为更多的类型，其分类结构如图8-2所示。 　2．RAM的结构 　　　RAM电路通常由存储矩阵、地址译码器和读/写控制电路三部分组成，其电路结构框图如图8-3所示。 　　　存储矩阵由许多结构相同的基本存储单元排列组成，而每一个基本存储单元可以存储一位二进制数据（0或1），在地址译码器和读写控制电路的作用下，将存储矩阵中某些存储单元的数据读出或将数据写入某些存储单元。 　　　地址译码器通常有字译码器和矩阵译码器两种。在大容量存储器中常采用矩阵译码器，这种译码器是将地址分为行地址和列地址两部分，分别对行地址和列地址进行译码，由它们共同选择存储矩阵中欲读/写的存储单元。 　　　读/写控制电路的作用是对存储器的工作状态进行控制。　为片选输入端，低电平有效，　为读/写控制信号。当　=0时，RAM为正常工作状态，若　　=1，则执行读操作，存储单元里的数据将送到输入/输出端上；若　　　　　 　　　=0，则执行写操作，加到输入/输出端上的数据将写入存储单元；当　=1时，RAM的输入/输出端呈高阻状态，这时不能对RAM进行读/写操作。 　8.2.2 　 静态RAM（SRAM） 　1．SRAM的基本存储单元 　　　静态RAM的基本存储单元通常由6个MOS管组成，如图8-4所示。图中T1、T2为放大管，T3、T4为负载管，这4个MOS管共同组成一个双稳态触发器。若T1导通，则A点为低电平，这样T2截止，B点为高电平，又保证T1导通；与此类似，T1截止而T2导通时，又是另一种稳定状态。A点为高电平B点为低电平代表“1”，B点为高电平A点为低电平时代表“0”，这个双稳态触发器可以保存一位二进制数据。 　　　图中T5、T6为本单元控制管，由X地址译码线控制。T7和T8为一列基本存储单元的控制管，由Y地址译码线控制。显然，只有当X、Y地址译码线均为高电平时，T5、T6、T7 和T8管都导通，该基本存储单元的输出才能通过T5、T6、T7 和T8管和数据线接通。 　　　对基本存储单元写操作时，X、Y地址译码线均为高电平，使T5、T6、T7 、T8控制管都导通。写入“1”时，数据线Di和上分别输入高、低电平，通过T7 、T5置A点为高电平，通过T8、T6置B点为低电平。当写信号和地址译码信号撤去后，T5、T6、T7 和T8重新处于截止状态，于是T1、T2、T3 、T4组成的双稳态触发器保存数据“1”。写入数据“0”的过程与