EDA技术及应用_第5章_3_2013剖析.pptVIP

VHDL程序的常用语句 5.3 VHDL并行语句（Concurrent Statements） 5.3.1 进程语句(Process Statement) 5.3.3并行信号赋值语句(Concurrent Signal Assignment Statement) 5.3.7元件例化语句(Component Instantiation Statement) 5.3.6类属（Generic）语句 5.3.8生成语句 （Generate Statement） 5.4 顺序语句（Sequential Statements） 5.4.2 if语句（If Statements） 5.4.3 case语句（Case Statements） 5.4.4 LOOP语句（Loop Statements） 5.4.7 null语句（Null Statements） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY Latch_1 IS PORT( D : IN STD_LOGIC; ENA : IN STD_LOGIC; Q : OUT STD_LOGIC ); END ENTITY Latch_1 ; ARCHITECTURE one OF Latch_1 IS SIGNAL sig_save : STD_LOGIC; BEGIN PROCESS (D, ENA) BEGIN IF ENA = 1 THEN sig_save = D ; END IF ; Q = sig_save ; END PROCESS ; END ARCHITECTURE one; 下面为使用元件例化语句和FOR_GENERATE语句完成一个8位三态锁存器的设计的例子 1. 设计底层的1位锁存器： 2. 设计顶层的8位锁存器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SN74373 IS PORT ( D : IN STD_LOGIC_VECTOR( 8 DOWNTO 1 ); OEN ,G : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(8 DOWNTO 1)); END ENTITY SN74373; ARCHITECTURE one OF SN74373 IS COMPONENT Latch_1 PORT ( D, ENA : IN STD_LOGIC; Q : OUT STD_LOGIC ); END COMPONENT; SIGNAL sig_mid : STD_LOGIC_VECTOR( 8 DOWNTO 1 ); BEGIN GeLatch : FOR i IN 1 TO 8 GENERATE Latchx : Latch_1 PORT MAP (D(i),G,sig_mid(i)); --位置映射 END GENERATE; Q = sig_mid WHEN OEN = 0 ELSE ZZZZZZZZ; --当OEN=1时，Q(8)-Q(1)输出状态呈高阻态 END ARCHITECTURE one; 顺序语句和并行语句是VHDL中的两大基本描述语句系列。 顺序语句的特点： 语句的执行和书写顺序相同。 顺序语句只能应用在进程和子程序中。 VHDL中常用的几种顺序描述语句： 信号赋值语句（signal assignment statements） = 变量赋值语句（variable assignment statements） := wait语句 if 语句 case 语句 loop语句 next语句 exit语句----综合器不支持 null 语句 return 语句----综合器不支持 断言（assertion）语句---仿真时用 if语句是一种条件语句，其基本结构有四种： 1.if 条件句 then 顺序语句；