《现代计算机结构综述》第三章CPU.pptVIP

外频和FSB 外频是CPU乃至整个计算机系统的基准频率，单位是MHz（兆赫兹）。计算机系统中大多数设备的频率都是在外频的基础上，乘以一定的倍数来实现，这个倍数可以是大于1的，也可以是小于1的。 在以前的很长一段时间里（主要是在Pentium 4出现之前和刚出现Pentium 4时），前端总线频率与外频是相同的，因此往往直接称前端总线为外频。 随着计算机技术的发展，人们发现前端总线频率需要高于外频，因此采用了QDR（Quad Date Rate）技术，或者其他类似的技术实现这个目的。它们使得前端总线的频率成为外频的2倍、4倍甚至更高，从此之后前端总线和外频的区别才开始被人们重视起来。 １　为了缩短可变长指令的译码时间 流水线（pipeline）是Intel首次在486芯片中开始使用的。流水线的工作方式就象工业生产上的装配流水线。在CPU中由5~6个不同功能的电路单元组成一条指令处理流水线，然后将一条X86指令分成5~6步后再由这些电路单元分别执行，这样就能实现在一个CPU时钟周期完成一条指令，因此提高CPU的运算速度。从图1a中我们可以了解，由于486CPU只有一条流水线，通过流水线中取指令、译码、产生地址、执行指令和数据写回五个电路单元分别同时执行那些已经分成五步的指令，因此实现了486CPU设计人员预期的在每个时钟周期中完成一条指令的目的（按笔者看法，CPU实际上应该是从第五个时钟周期才达到每周期能完成一条指令的处理速度）。到了Pentium时代，设计人员在CPU中设置了两条具有各自独立电路单元的流水线，因此这样CPU在工作时就可以通过这两条流水线来同时执行两条指令，因此在理论上可以实现在每一个时钟周期中完成两条指令的目的。? 线接口部件用来产生访问外部存储器和I/O口所需要的地址、数据、命令信号。 小容量cache 指令预取部件包含了32字节的预取队列寄存器，可以存放多条指令，因而是一种流水线结构 指令译码器 段管理部件用来把指令指定的逻辑地址(程序中指定的虚拟地址)变成线性地址 页管理部件功能是把线性地址换算成物理地址 定点运算部件ALU包含了通用寄存器组以及各种算术逻辑运算操作 浮点运算部件FPU完成浮点数运算、二进制整数运算、十进制数串运算等。 操作控制部件采用微程序控制和硬布线控制相结合的方式 并行性两种含义： 一是同时性，指两个以上事件在同一时刻发生； 二是并发性，指两个以上事件在同一时间间隔内发生。 计算机的并行处理技术主要有三种形式： (1)时间并行； 2)空间并行； (3)时间并行+空间并行。 时间并行 指时间重叠，在并行性概念中引入时间因素，让多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设备的各个部分，以加快硬件周转而赢得速度。 空间并行 指资源重复，在并行性概念中引入空间因素，以“数量取胜”为原则来大幅度提高计算机的处理速度。 时间并行+空间并行 指时间重叠和资源重复的综合应用，既采用时间并行性又采用空间并行性。 显然，第三种并行技术带来的高速效益是最好的。 主存通常采用多体交叉存储器，以提高访问速度，程序和数据存储在主存中。 cache是一个高速缓冲存储器，用以弥补主存和CPU速度上的差异。 指令部件本身又构成一个流水线，即指令流水线 取指令 指令译码 计算操作数地址 取操作数 指令队列是一个先进先出(FIFO)的寄存器栈，用于存放经过译码的指令和取来的操作数。 执行部件具有多个算术逻辑运算部件，这些部件本身又用流水线方式构成。 由图可见，当执行部件正在执行第I条指令时，指令队列中存放I+1，I+2，…，I+k条指令，而与此同时，指令部件正在取第I+k+1条指令。 执行段的速度匹配问题，通常采用并行的运算部件以及部件流水线的工作方式来解决。一般采用的方法包括：(1)将执行部件分为定点执行部件和浮点执行部件两个可并行执行的部分，分别处理定点运算指令和浮点运算指令；(2)在浮点执行部件中，又有浮点加法部件和浮点乘/除部件，它们也可以同时执行不同的指令；(3)浮点运算部件都以流水线方式工作。 RISC的目标决不是简单的缩减指令系统，而是使处理器的结构更简单，更合理，具有更高的性能和执行效率，并降低处理器的开发成本。 在三个cache中 1个是指令cache，1个是数据cache，它们能同时完成取指令和取数据 另一个是目标指令cache(TLC)，它用于保存转移目标指令。 两个寄存器堆： 一个是通用寄存器堆，用于整数和地址指针，其中有R0—R31共32个寄存器(32位长)； 另一个是扩展寄存器堆，用于浮点数，其中有X0—X32共32个寄存器(长度可以是32位，64位或80位)。 12个执行功能部件是： LOAD/STORE读写部件 整数运算部件(2个) 浮点加法部件 乘