农业大学经济技术学院EDA实验设计报告.docxVIP

安徽农业大学经济技术学院《EDA》实验报告学号：姓名：班级：实验一原理图输入法设计1位全加器一、实验目的熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，并通过一个1位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。二、实验内容1位全加器电路图三、实验步骤1、建立工作库文件夹full_a，以便设计项目的存储。2、打开QuartusⅡ，选择File→New命令。在New窗口中的 Design Files中选择设计文件类型为Block Diagram/Schematic File，单击OK后进入QuartusⅡ图形编辑窗，进行原理图绘制。3、文件存盘。选择File→Save As命令，找到已建立文件夹进行保存，并将原理图文件进行命名**.bdf格式。4、建立工程项目。选择File→New Project Wizard命令，根据向导建立工程。5、编译综合。打开Processing→Start Compilation命令，启动全程编译。6、建立波形文件。选择File→New选项，在New窗口中的Verification/Debugging Files中选择Vector Waveform File，单击OK按钮。设置仿真输入信号，存盘。7、仿真测试。打开Processing→start simulation开始仿真并分析结果。四、实验结果五、结果分析输入输出CIAIBISICO0000001110010100010110010101011100111111六、实验心得通过这次实验让我学会了很多，而且在课上老师得到老师很多的帮助，这也让我对QuartusⅡ软件有了很大的认识，虽然在课上学习的时间很少但是只要自己注意一些细节，总会得到一些小小的提升，然而这样一点点的积累总会让我们能成长。实验二四选一多路选择器的设计一、实验目的1、了解VHDL进行EDA设计的基本步骤；2、学会用QuartusⅡ进行仿真。二、实验内容编写VHDL程序描述一个电路，实现以下功能：具有5个输入端口 D0、D1、D2、D3、SEL，D0、D1、D2、D3均为输入端口，位宽为1；SEL为通道选择控制信号端，位宽为2；Y为输出端口，位宽为1。当SEL为“00”时，D0的数据从Y输出，SEL为“01”时，D1的数据从Y输出，SEL为“10”时，D2的数据从Y输出，SEL为“11”时，D3的数据从Y输出。三、实验步骤1、建立文件夹，以便设计项目的存储。2、打开QuartusⅡ，选择File→New命令。在New窗口中的 Design Files中选择设计文件类型为VHDL File，单击OK后进入QuartusⅡ文本编辑窗，根据要求编写VHDL程序。3、文件存盘。选择File→Save As命令，找到已建立文件夹进行保存，并将文本文件进行命名**.vhd格式。4、建立工程项目。选择File→New Project Wizard命令，根据向导建立工程。5、编译综合。打开Processing→Start Compilation命令，启动全程编译。6、建立波形文件。选择File→New选项，在New窗口中的Verification/Debugging Files中选择Vector Waveform File，单击OK按钮。设置仿真输入信号，存盘。7、仿真测试。打开Processing→start simulation开始仿真并分析结果。三、设计的VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT(D0,D1,D2,D3:IN STD_LOGIC;SEL:IN STD_LOGIC_VECTOR(1 DOWNTO 0);Q:OUT STD_LOGIC);END mux4;ARCHITECYURE func OF mux4 ISBEGINIF(SEL=”00”)THENQ=D0;IF(SEL=”01”)THENQ=D1;IF(SEL=”10”)THENQ=D2;ELSEQ=D3;END IF;END PROCESS;END func;四、实验结果五、结果分析selQ00D001D110D211D3六、心得与体会通过这次实验让我学会了很多，而且在课上老师得到老师很多的帮助，这也让我对QuartusⅡ软件有了很大的认识，虽然在课上学习的时间很少但是只要自己注意一些细节，总会得到一些小小的提升，而次让我懂得了四选一路选择器的设计过程，这对我以后的电路设计之路奠定基础。实验三用七段LED显示8421BCD码的VHDL设计实验目的熟悉QuartusⅡ的VHDL文本设计流程，学习七段LED显示BCD码的设计、仿真。二、实验内容下图为译码器逻辑图，其中A、B、C、D接拨号开关，a，b