Formality使用指南.ppt

说 明 FiFo的Tutorial目录下包含以下几个子目录： Rtl： fifo的RTL源代码；包含fifo.v, gray_counter.v, push_ctrl.v, gray2bin.v, pop_ctrl.v, rs_flop.v。 Lib：门级网表需要的技术库；包含lsi_10k.db。 Gate：综合的门级网表；包含fifo.vg 和fifo_mod.vg。 Gate_with_scan：插入扫描链的门级网表； 包含fifo_with_scan.v。 Gate_with_scan_jtag：带有扫描链和JTAG链的门级网表； 包含fifo_with_scan_jtag.v。 一.检查RTL与GATE网表 RTL源代码：fifo.v 门级网表： fifo.vg 检查文件fifo.v和门级网表fifo.vg的功能一致性 设置RTL源代码fifo.v为reference design 设置门级网表fifo.vg为Implementation design （一）图形用户界面进行形式验证 在UNXI提示符下进入tutorial目录：输入fm（或formality）。 1.设置reference design 点击formality图形界面的reference按钮，进入Read Design File 点击Verilog按钮，出现添加Verilog文件的对话框。如下图： 1.1读取源文件 在对话框中选择：Rtl目录下的fifo.v文件，点击Open按钮,打开fifo.v源代码。如图： 1.2设置搜索目录 点击option按钮，出现set verilog read option对话框, 选择Variable,在DesingWare root directory(hdlin_dwroot)出输入：echo $SYNOPSYS 或Design Compiler的安装目录(本工作站的目录为/opt/tools/synopsys)，如下图： 1.3设置搜索目录 在Set verilog read option对话框中的VCS Style Option中选择Library Directory(-y), 在Enter Diectory Name处浏览选择rtl目录 然后点击add按钮添加查找目录rtl。 选择Library Extension(-libext)， 在Enter File Extension处填上后缀名.v， 然后点击add按钮添加， 点击OK按钮。 1.4加载源文件 然后点击LOAD FILES按钮，加载源文件fifo.v，如下图： 1.5设置fifo为reference的顶层 在点击Set Top Design按钮，出现下图。 在choose a library 中选择WORK， 在choose a design中选择fifo（顶层设计的模块名） 在Set and link the top design中点击Set Top，出现下图 同时在Reference按钮上出现绿色的对号符： 2.设置Implementation Design 点击Implement按钮，在Read Design Files 中点击Verilog，出现Add verilog files对话框， 选择gate目录下的verlog网表文件fifo.vg， 点击Load Files加载网表文件fifo.vg， 2.1加载Technology library 选择Read DB Libraries按钮，点击DB…按钮，出现Add DB Files对话框 选择lib目录下的lsi_10k.db库文件，（确保Read as share library被选中）点击LOAD Files，加载库文件。 选择Set Top Design,在Choose a library中选择WORK (Design Library), 在Choose a design中选择顶层模块名fifo， 点击Set Top按钮。此时在Implementation出现绿色的对号符。 3.设置环境(Setup) 在这一步主要是设置常量，比如对应一些增加了SCAN扫描链和JTAG链的设计，需要设置一些常量，使这些SCAN和JTAG等功能的禁止。 由于fifo.v 是源代码，fifo.vg只是综合的源代码，没有添加SCAN和JTAG链。故可以省略这一步 4.Match 检查reference design 和 Implemention design的比较点是否匹配 点击Match按钮