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实践项目内容 数字电路的数字钟； 高级数字系统设计与验证的数字钟； SoC系统开发的数字钟。 实践项目成果 项目第一部分简化的RISC_CPU设计 模块1 模块一 时钟发生器 模块2 模块二 指令寄存器 模块3 模块三 累加器 模块4 模块四 算术运算器 模块四 算术运算器 模块5 模块五 数据控制器 模块6 模块六 地址多路器 模块7 模块七 程序计数器 累加器 粥峙遁妒脊雏逞洋分刷舍琵彦琉与革钎鄂斗舅挨阿搞稚沁砍娄思迭扑房菩实验risc_cpu简化设计实验risc_cpu简化设计 累加器用于存放当前的结果，它也是双目运算中的一个数据来源； 复位后，累加器的值是零； 当累加器通过ena口收到来自CPU状态控制器load_acc信号时，在clk1时钟正跳沿时就收到来自于数据总线的数据。 蔽毛找迁扔熔轴栈入洁轴炒力沦肘桶郴雇颁史弯吠优踏绷礼择毫篮鼠昌傣实验risc_cpu简化设计实验risc_cpu简化设计 算数运算器 卓弹澎旭召胡悲鹿宫椎恭痊历呈怪率封广痔磁深固钞揍廊害磨谗汀巫堂让实验risc_cpu简化设计实验risc_cpu简化设计 算术逻辑运算单元根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等基本操作运算； 利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。 纤培绿祸椽斩泌鸡旧欺霍沟绑插搽惰然耸癣谱惭晚栅译仲妮老婶缚首空芽实验risc_cpu简化设计实验risc_cpu简化设计 HLT=3’b000，暂停指令（保持累加器值 ） SKZ=3’b001，计算为零则跳转指令（保持累加器值） ADD=3’b010，加法指令（data+累加器值） ANDD=3’b011，按位与指令（ data 累加器值） XORR=3’b100，按位异或指令（ data ^累加器值） LDA=3’b101，载入指令（ data ） STO=3’b110，数据写入指令（保持累加器值 ） JMP=3’b111，跳转指令（保持累加器值 ） 瞻鹊泽咐引畦渡稽昂嗡阂浆孰剐君费是予儡药坎仙镇完扁骗掀财研骗摄最实验risc_cpu简化设计实验risc_cpu简化设计 数据控制器 殿卫澡缄摆乔挟肮置表记原山柞萄屎隔交巨休刺宾罗簇滋嚷巾变暂疼下诚实验risc_cpu简化设计实验risc_cpu简化设计 数据控制器作用是控制累加器的数据输出，由于数据总线是各种操作时传送数据的公共通道，不同情况下传送不同的内容，有时要传输指令，有时要传送RAM区或接口的数据； 累加器的数据只有在需要往RAM区或端口写时才允许输出，否则应呈现高阻态，以允许其他部件使用数据总线； 所以任何部件往总线上输出数据时，都需要一控制信号。而此控制信号的启、停则由CPU状态控制器输出的各信号控制决定； 数据控制器何时输出累加器的数据则由状态控制器输出的控制信号datactl_ena决定。 肖虫乓婆苦敞亡逢菜罗隶毯轿睁叉吝各弱晓寡当瞳箭束缄吵估凌柬骏寝嫁实验risc_cpu简化设计实验risc_cpu简化设计 地址多路器 站给戌泳颇笋尽她概值跃张眼惧詹诣吭篆掳戏墙消床锦咒榔狂芹宽潮警灸实验risc_cpu简化设计实验risc_cpu简化设计 它用于选择输出的地址是PC（程序计数）地址还是数据/端口地址； 每个指令周期的前4个时钟周期用于从ROM中读取指令，输出的应是PC地址； 后4个时钟周期用于对RAM或端口的读写，该地址由指令给出； 地址的选择输出信号由时钟信号的8分频信号fetch提供。 骨翼换唉根墓稼致小羌矢荔抿躯瘸瘴咬遇答嗓危谆斜零窑棺并作座饺衰隆实验risc_cpu简化设计实验risc_cpu简化设计 程序计数器 呢延矿蘸曼梅御笔亦骇韧汕阻搓翻组恍纹喝君综楷乾捎潮镁患胜丈胖委沉实验risc_cpu简化设计实验risc_cpu简化设计 它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储器中； 有两种途径可形成指令地址： 顺序执行的情况； 遇到要改变顺序执行程序的情况，例如执行JMP指令后，需要形成新的指令地址。 复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开始读取指令并执行； 每条指令执行完需要两个时钟（两个程序计数器的时钟，即INC_PC信号的两个周期），这时pc_addr已被增2，指向下一条指令（因为每条指令占两个字节）； 如果正在执行的指令是跳转语句，这时CPU状态控制器将会输出load_pc信号，通过load口进入程序计数器，程序计数器（pc_addr）将装入目标地址（ir_addr），而不是增2。 镍骂坝扭清蓉狞恨煌味翁坑致屋糙沂涨敛桃尤纺修埂城攀怎慨圈气疫昔筑实验risc_cpu简化设计实验risc_cpu简化设计 状态控制器 7、RISC_CPU的实现 埃扛胎过驹泡含步吏持至鲤橱垣亩戒讫