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　　使用ＴＭＳ３２０Ｃ５４２构成数据采集处理系统|第1 内容加载中...计算、选择、存储单元（ＣＣＳＵ），特别适合Ｖｉｔｅｒｂｉ等算法；４０ｂｉｔ桶型移位寄存器；片上双存取ＲＡＭ，每机器周期可存取两次；片上单存取ＲＡＭ，可同时访问两块片上存储区；片上外围接口，包括串口、定时器、ＰＬＬ、ＨＰＩ接口等。 ＴＭＳ３２０Ｃ５４２自身特点如下： ·２５ｎｓ单周期定点指令执行时间，５Ｖ供电 ·１０Ｋ Ｗｏｒｄｓ１６ｂｉｔ片上双存取ＲＡＭ ·６４Ｋ Ｗｏｒｄｓ程序，６４Ｋ Ｗｏｒｄｓ数据，６４Ｋ Ｗｏｒｄｓ Ｉ／Ｏ存储空间 ·２Ｋ Ｗｏｒｄｓ ＨＰＩ接口，可通过此接口方便地与主设备进行信息交换，主设备也可通过此接口下载ＤＳＰ程序 ·一个自动缓冲的串口和一个ＴＤＭ串口，且都可用作标准同步串口 此外，Ｃ５０００系列ＤＳＰ可使用ＪＴＡＧ接口进行调试，可完全控制ＤＳＰ上的所有资源，使用方便可靠。２ 系统结构 由ＴＭＳ３２０Ｃ５４２构成的数据采集处理系统的结构如图２所示，以ＤＳＰ为中心，带有６４Ｋ程序ＲＡＭ，６４Ｋ数据ＲＡＭ，并通过１６Ｋ×１６的ＦＩＦＯ将数据送到ＤＡ，１６Ｋ×１６的ＦＩＦＯ将ＡＤ采集的数据送到ＤＳＰ。与主机通过ＨＰＩ接口进行数据交换。对ＳＲＡＭ、ＦＩＦＯ、ＡＤ、ＤＡ的控制，ＤＳＰ所需各种状态信息的获取，以及与主机的其它一些联系，都通过ＣＰＬＤＡ和ＣＰＬＤＢ来实现。500)this.style.ouseg(this) Ｃ５０００系列ＤＳＰ关键的外部接口信号如下： ·Ａ０～Ａ１５，地址总线 ·Ｄ０～Ｄ１５，数据总线 ·／ＭＳＴＲＢ，外部存储器存取闸 ·／ＩＯＳＴＲＢ，Ｉ／Ｏ存取闸 ·Ｒ／Ｗ，读写信号 ·／ＰＳ，程序空间选择 ·／ＤＳ，数据空间选择 ·／ＩＳ，Ｉ／Ｏ空间选择 ·ＲＥＡＤＹ，数据准备好 此外，还有／ＨＯＬＤ、／ＨＯＬＤＡ等，本系统未用。 ２．１ 存储器控制 程序存储器和数据存储器各使用一片６４Ｋ×１６的ＳＲＡＭ，为了使ＤＳＰ对外存的操作尽量快，其速度等级为１２ｎｓ。使用／ＰＳ作程序存储器的片选，500)this.style.ouseg(this)／ＤＳ作数据存储器的片选，而两片存储器的读写信号如下： ／ＯＥ＝ｎｏｔ（ｎｏｔ（／ＭＳＴＲＢ） ａｎｄ ｎｏｔ（Ｒ／Ｗ）） ／ＷＲ＝ｎｏｔｎｏｔ（／ＭＳＴＲＢ） ａｎｄ （Ｒ／Ｗ） 出于高速的需要，采用了Ｘｉｌｉｎｘ公司的ＸＣ９５３６生成逻辑（ＣＰＬＤＡ）。ＸＣ９５３６管脚至管脚的延迟为５ｎｓ，内部有３６个宏单元，可用管脚３４个，可在线编程，使用起来有很多优点。通过这些措施，系统可零等待地存取程序和数据ＲＡＭ，也就是说，存储器读可达４０Ｍ×１６ｂｉｔ，写可达２０Ｍ×１６ｂｉｔ。 ２．２ ＦＩＦＯ控制 用于ＤＡＦＩＦＯ的写和ＡＤＦＩＦＯ的读都由ＣＰＬＤＡ产生，其逻辑方程为： ／ＡＤＦＩＦＯＲ＝ｎｏｔ（ｎｏｔ（／ＩＯＳＴＲＢ） ａｎｄ ｎｏｔ（Ｒ／Ｗ） ａｎｄ ＡＤＤＲ０ｘ０） ／ＤＡＦＩＦＯＷ＝ｎｏｔ（ｎｏｔ／ＩＯＳＴＲＢ） ａｎｄ Ｒ／Ｗ ａｎｄ ＡＤＤＲ０ｘ０） 其中，ＡＤＤＲ０Ｘ０指ＤＳＰ的Ａ１５～Ａ１３为零。 ＤＩＦＩＦＯ由两片容量１６Ｋ×９ｂｉｔ、速度１０ｎｓ的ＦＩＦＯ构成，ＡＤＦＩＦＯ亦如此。由于控制信号的低延迟和ＦＩＦＯ的高速，对ＦＩＦＯ的存取也达到了零等待，即：使用ＲＰＴ或ＲＰＴＺ指令时，可达２０Ｍ×１６ｂｉｔ／ｓ。 ２．３ Ａ／Ｄ和Ｄ／Ａ控制 Ａ／Ｄ转换器负责将外部模拟信号变换成ＤＳＰ可处理的数字量，是ＤＳＰ进行处理的基础，在系统中具有十分重要的地位，采用的是１０Ｍ采样率、１２ｂｉｔ分辨率的ＡＤ９２２０，如果需要，可在不改板的情况下换成２０Ｍ或４０Ｍ采样率的Ａ／Ｄ。而Ｄ／Ａ则将ＤＳＰ生成的数字信号变成模拟量，完成信号的输出或对系统其他部分的控制，采用了１００Ｍ速度的ＡＤ９７６２。Ａ／Ｄ和Ｄ／Ａ的控制信号如下： ·ＡＤＣＬＫ和ＤＡＣＬＫ，分别是Ａ／Ｄ转换器和Ｄ／Ａ转换器的时钟 ·ＡＤＦＩＦＯＷ，将Ａ／Ｄ转换的数据写入ＡＤＦＩＦＯ ·ＤＡＦＩＦＯＲ，从ＤＡＦＩＦＯ读出数据以供Ｄ／Ａ转换 ·ＤＡＦＩＦＯＭＲ和ＤＡＦＩＦＯＲＴ，用于ＤＡＦＩＦＯ的清零和重传 ·ＡＤＦＩＦＯＭＲ和ＡＤＦＩＦＯＲＴ，用于ＡＤＦＩＦＯ的清零和重传 此六个信号都由ＣＰＬＤＢ产生，ＣＰＬＤＢ采用的是Ｘｉｌｉｎｘ公司的ＸＣ９５１０８，速度为１０ｎｓ，有１０８个宏单元，可在线编程，因而有较高的灵活性。使用２４ＭＨｚ的晶振为ＣＰＬＤＢ提供时钟，由ＤＳＰ通过Ｉ／Ｏ口向ＣＰＬＤＢ写入数据以控制ＡＤＣＬＫ和ＤＡＣＬＫ的开关和频率，并以Ｉ／Ｏ写的方式产生ＦＩＦＯ的清零和重传信号。 ２．４ ＣＰＬＤＡ和ＣＰＬＤＢ的应用 由以上介绍可以看出，500)this.style.ouseg(this)整个系统的逻辑都